JPH0661797A - ワンショットマルチバイブレータ - Google Patents
ワンショットマルチバイブレータInfo
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- JPH0661797A JPH0661797A JP4136446A JP13644692A JPH0661797A JP H0661797 A JPH0661797 A JP H0661797A JP 4136446 A JP4136446 A JP 4136446A JP 13644692 A JP13644692 A JP 13644692A JP H0661797 A JPH0661797 A JP H0661797A
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- capacitor
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Abstract
(57)【要約】
【目的】ワンショットパルスのパルス幅精度を向上させ
たワンショットマルチバイブレータ。 【構成】パルス幅設定用の第１のワンショットマルチバ
イブレータ（コンデンサＣ２，ＮＭＯＳトランジスタＮ
４，定電流源３３，コンパレータ３４，Ｄ型フリップフ
ロップ３５からなる）と、出力用の第２のワンショット
マルチバイブレータ（コンデンサＣ３，ＮＭＯＳトラン
ジスタＮ５，定電圧源３９，コンパレータ４０，Ｄ型フ
リップフロップ４１からなる）を設ける。第１のワンシ
ョットバイブレータの出力パルス幅を、クロックＣＬＫ
入力毎にそのパルス幅と比較し、等しくなるように定電
流源９〜１２を順次オンさせて、Ｄ型フリップフロップ
１７〜２０に記憶させる。５番目のクロック入力で、ワ
ンショットマルチバイブレータを切り換え、記憶した電
流でコンデンサＣ３を充電し、容量によって決るパルス
幅のワンショットパルスを出力端子５８に出力する。
たワンショットマルチバイブレータ。 【構成】パルス幅設定用の第１のワンショットマルチバ
イブレータ（コンデンサＣ２，ＮＭＯＳトランジスタＮ
４，定電流源３３，コンパレータ３４，Ｄ型フリップフ
ロップ３５からなる）と、出力用の第２のワンショット
マルチバイブレータ（コンデンサＣ３，ＮＭＯＳトラン
ジスタＮ５，定電圧源３９，コンパレータ４０，Ｄ型フ
リップフロップ４１からなる）を設ける。第１のワンシ
ョットバイブレータの出力パルス幅を、クロックＣＬＫ
入力毎にそのパルス幅と比較し、等しくなるように定電
流源９〜１２を順次オンさせて、Ｄ型フリップフロップ
１７〜２０に記憶させる。５番目のクロック入力で、ワ
ンショットマルチバイブレータを切り換え、記憶した電
流でコンデンサＣ３を充電し、容量によって決るパルス
幅のワンショットパルスを出力端子５８に出力する。
Description
【０００１】
【産業上の利用分野】本発明はワンショットマルチバイ
ブレータに関し、特に出力パルス幅に高い精度を要求さ
れるワンショットマルチバイブレータに関する。
ブレータに関し、特に出力パルス幅に高い精度を要求さ
れるワンショットマルチバイブレータに関する。
【０００２】
【従来の技術】従来のワンショットマルチバイブレータ
は、一例を図３に示すように、定電圧源４７と、ベース
が定電圧源４７に、エミッタが抵抗Ｒの一端に、コレク
タがＰＮＰトランジスタＱ１のコレクタに接続されたＮ
ＰＮトランジスタＱ２と、ベースがＰＮＰトランジスタ
Ｑ１のベースに、エミッタがＰＮＰトランジスタＱ１の
エミッタに接続されると共に電源線に接続されているＰ
ＮＰトランジスタＱ３と、一端がＰＮＰトランジスタＱ
３のコレクタに接続され他端が接地されたコンデンサＣ
１と、非反転入力端が定電圧源５４に、反転入力端がＰ
ＮＰトランジスタＱ３のコレクタに、出力がＤ型フリッ
プフロップ５６のリセット入力端に接続されたコンパレ
ータ５５と、Ｄ型フリップフロップ５６のＱＢ出力端に
ゲートが接続され、ドレインがＰＮＰトランジスタＱ３
のコレクタに接続され、ソースが接地されたＮＭＯＳト
ランジスタＮ１と、トリガ信号ＴＲＧをＤ型フリップフ
ロップ５６のクロック入力端に入力するためのトリガ入
力端子５７と、ワンショットパルスをＤ型フリップフロ
ップ５６のＱ出力端から取り出すための出力端子５８よ
り構成される。尚、Ｄ型フリップフロップ５６のデータ
入力端はハイレベル（Ｈ）に固定されている。
は、一例を図３に示すように、定電圧源４７と、ベース
が定電圧源４７に、エミッタが抵抗Ｒの一端に、コレク
タがＰＮＰトランジスタＱ１のコレクタに接続されたＮ
ＰＮトランジスタＱ２と、ベースがＰＮＰトランジスタ
Ｑ１のベースに、エミッタがＰＮＰトランジスタＱ１の
エミッタに接続されると共に電源線に接続されているＰ
ＮＰトランジスタＱ３と、一端がＰＮＰトランジスタＱ
３のコレクタに接続され他端が接地されたコンデンサＣ
１と、非反転入力端が定電圧源５４に、反転入力端がＰ
ＮＰトランジスタＱ３のコレクタに、出力がＤ型フリッ
プフロップ５６のリセット入力端に接続されたコンパレ
ータ５５と、Ｄ型フリップフロップ５６のＱＢ出力端に
ゲートが接続され、ドレインがＰＮＰトランジスタＱ３
のコレクタに接続され、ソースが接地されたＮＭＯＳト
ランジスタＮ１と、トリガ信号ＴＲＧをＤ型フリップフ
ロップ５６のクロック入力端に入力するためのトリガ入
力端子５７と、ワンショットパルスをＤ型フリップフロ
ップ５６のＱ出力端から取り出すための出力端子５８よ
り構成される。尚、Ｄ型フリップフロップ５６のデータ
入力端はハイレベル（Ｈ）に固定されている。
【０００３】以下に、同図を用いてワンショットマルチ
バイブレータの動作を説明する。ここではＤ型フリップ
フロップのクロック入力は立ち上がりエッジが有効であ
り、また既にリセット状態にあるものと仮定する。この
状態の時に、トリガ入力端子５７に立ち上がりエッジの
信号が入力されると、Ｄ型フリップフロップ５６の出力
が反転しＱＢ出力はロウレベルとなるので、ＮＭＯＳト
ランジスタＮ１はオフする。一方、定電圧源４７の端子
電圧はＮＰＮトランジスタＱ２を介して抵抗Ｒに印加さ
れる。従って、抵抗Ｒにはオームの法則により定まる電
流が流れる。トランジスタＱ２の電流増幅率ｈFEが充分
大きければ、抵抗Ｒを流れる電流とＰＮＰトランジスタ
Ｑ１のコレクタを流れる電流とは等しい。ＰＮＰトラン
ジスタＱ１とＰＮＰトランジスタＱ３とはカレントミラ
ー回路をなしているので、ミラー比が１であればＰＮＰ
トランジスタＱ１とＰＮＰトランジスタＱ３のそれぞれ
のコレクタに流れる電流は等しくなる。すなわち、抵抗
Ｒに流れる電流と等しい電流がＮＭＯＳトランジスタＮ
１がオフしている間コンデンサＣ１に流れ込み、コンデ
ンサＣ１の端子電圧を上昇させる。
バイブレータの動作を説明する。ここではＤ型フリップ
フロップのクロック入力は立ち上がりエッジが有効であ
り、また既にリセット状態にあるものと仮定する。この
状態の時に、トリガ入力端子５７に立ち上がりエッジの
信号が入力されると、Ｄ型フリップフロップ５６の出力
が反転しＱＢ出力はロウレベルとなるので、ＮＭＯＳト
ランジスタＮ１はオフする。一方、定電圧源４７の端子
電圧はＮＰＮトランジスタＱ２を介して抵抗Ｒに印加さ
れる。従って、抵抗Ｒにはオームの法則により定まる電
流が流れる。トランジスタＱ２の電流増幅率ｈFEが充分
大きければ、抵抗Ｒを流れる電流とＰＮＰトランジスタ
Ｑ１のコレクタを流れる電流とは等しい。ＰＮＰトラン
ジスタＱ１とＰＮＰトランジスタＱ３とはカレントミラ
ー回路をなしているので、ミラー比が１であればＰＮＰ
トランジスタＱ１とＰＮＰトランジスタＱ３のそれぞれ
のコレクタに流れる電流は等しくなる。すなわち、抵抗
Ｒに流れる電流と等しい電流がＮＭＯＳトランジスタＮ
１がオフしている間コンデンサＣ１に流れ込み、コンデ
ンサＣ１の端子電圧を上昇させる。
【０００４】コンパレータ５５は、基準電圧源５４とコ
ンデンサＣ１の端子電圧とを比較し、コンデンサＣ１の
端子電圧が基準電圧源５４の電圧を上回ったとき出力を
ロウレベルにする。その結果、Ｄ型フリップフロップ５
６がリセットされ、ＮＭＯＳトランジストＮ１が再度オ
ンしてコンデンサＣ１の電荷を放電することにより最初
の状態に戻る。
ンデンサＣ１の端子電圧とを比較し、コンデンサＣ１の
端子電圧が基準電圧源５４の電圧を上回ったとき出力を
ロウレベルにする。その結果、Ｄ型フリップフロップ５
６がリセットされ、ＮＭＯＳトランジストＮ１が再度オ
ンしてコンデンサＣ１の電荷を放電することにより最初
の状態に戻る。
【０００５】この時の、ワンショット幅Ｔ1 は次式で与
えられる。
えられる。
【０００６】 Ｔ1 ＝Ｃ・Ｖ2 ／Ｉ＝Ｃ・Ｒ（Ｖ2 ／Ｖ1 ）（ｓｅｃ）・・・・・ 但し、ＣはコンデンサＣ１の容量（Ｆ）、Ｒは抵抗Ｒの
抵抗値（Ω）、Ｖ1 は基準電圧源４７の端子電圧
（Ｖ）、Ｖ2 は基準電圧源５４の端子電圧（Ｖ）、Ｉは
コンデンサＣ１に流れ込む電流（Ａ）を表わし、簡単の
ため、トランジスタＱ２のベース・エミッタ間電圧を０
としている。
抵抗値（Ω）、Ｖ1 は基準電圧源４７の端子電圧
（Ｖ）、Ｖ2 は基準電圧源５４の端子電圧（Ｖ）、Ｉは
コンデンサＣ１に流れ込む電流（Ａ）を表わし、簡単の
ため、トランジスタＱ２のベース・エミッタ間電圧を０
としている。
【０００７】
【発明が解決しようとする課題】上述した従来のワンシ
ョットマルチバイブレータでは、ワンショット幅はコン
デンサＣ１の容量値と抵抗Ｒの抵抗値との積に比例す
る。従って、コンデンサと抵抗の絶対精度が直接ワンシ
ョット幅の精度となる。しかし、ＩＣを製造する際にお
いては、コンデンサや抵抗の絶対精度を向上させること
は困難である。このため、従来のワンショットマルチバ
イブレータでは、ＩＣ化した時のワンショット幅の精度
を向上させることが困難であった。
ョットマルチバイブレータでは、ワンショット幅はコン
デンサＣ１の容量値と抵抗Ｒの抵抗値との積に比例す
る。従って、コンデンサと抵抗の絶対精度が直接ワンシ
ョット幅の精度となる。しかし、ＩＣを製造する際にお
いては、コンデンサや抵抗の絶対精度を向上させること
は困難である。このため、従来のワンショットマルチバ
イブレータでは、ＩＣ化した時のワンショット幅の精度
を向上させることが困難であった。
【０００８】
【課題を解決するための手段】本発明のワンショットマ
ルチバイブレータは、定電流源と、基準電圧入力端に与
えられる基準電圧と制御入力端の電圧とを比較するコン
パレータと、このコンパレータの出力信号をリセット入
力とするフリップフロップと、制御入力端に接続された
容量と、この容量に並列に設けられたスイッチング素子
とを備え、外部より入力されるクロックパルスによって
トリガされて、容量への充電電流に応じたパルス幅の第
１のパルス信号をフリップフロップのデータ出力端に出
力する第１のパルス発生回路と、基準電圧入力端に与え
られる基準電圧と制御入力端の電圧とを比較するコンパ
レータと、このコンパレータの出力信号をリセット入力
とするフリップフロップと、制御入力端に接続された容
量と、この容量に並列に設けられたスイッチング素子と
を備え、外部より入力されるトリガ信号によってトリガ
されて、容量への充電電流に応じたパルス幅の第２のパ
ルス信号を外部への出力信号としてフリップフロップの
データ出力端に出力する第２のパルス発生回路と、前記
定電流源の電流によって決まる前記第１のパルス信号の
パルス幅を前記クロックパルスのパルス幅と比較し、前
記第１のパルス信号のパルス幅に応じたデジタル信号の
組み合わせに変換し記憶するとともに、このデジタル信
号の組み合せに応じた値のアナログ電流を出力ＤするＡ
コンバータと、前記ＤＡコンバータの前記アナログ電流
の出力端および前記定電流源の出力端を、前記ＤＡコン
バータでの前記変換時には前記第１のパルス発生回路の
制御入力端に接続し、変換終了後には、前記ＤＡコンバ
ータからの変換終了信号に応じて、前記第２のパルス発
生回路の制御入力端に切り換えて接続するスイッチング
手段とを備えることを特徴としている。
ルチバイブレータは、定電流源と、基準電圧入力端に与
えられる基準電圧と制御入力端の電圧とを比較するコン
パレータと、このコンパレータの出力信号をリセット入
力とするフリップフロップと、制御入力端に接続された
容量と、この容量に並列に設けられたスイッチング素子
とを備え、外部より入力されるクロックパルスによって
トリガされて、容量への充電電流に応じたパルス幅の第
１のパルス信号をフリップフロップのデータ出力端に出
力する第１のパルス発生回路と、基準電圧入力端に与え
られる基準電圧と制御入力端の電圧とを比較するコンパ
レータと、このコンパレータの出力信号をリセット入力
とするフリップフロップと、制御入力端に接続された容
量と、この容量に並列に設けられたスイッチング素子と
を備え、外部より入力されるトリガ信号によってトリガ
されて、容量への充電電流に応じたパルス幅の第２のパ
ルス信号を外部への出力信号としてフリップフロップの
データ出力端に出力する第２のパルス発生回路と、前記
定電流源の電流によって決まる前記第１のパルス信号の
パルス幅を前記クロックパルスのパルス幅と比較し、前
記第１のパルス信号のパルス幅に応じたデジタル信号の
組み合わせに変換し記憶するとともに、このデジタル信
号の組み合せに応じた値のアナログ電流を出力ＤするＡ
コンバータと、前記ＤＡコンバータの前記アナログ電流
の出力端および前記定電流源の出力端を、前記ＤＡコン
バータでの前記変換時には前記第１のパルス発生回路の
制御入力端に接続し、変換終了後には、前記ＤＡコンバ
ータからの変換終了信号に応じて、前記第２のパルス発
生回路の制御入力端に切り換えて接続するスイッチング
手段とを備えることを特徴としている。
【０００９】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は、本発明の第１の実施例の回路
図である。同図において、定電流源９，１０，１１，１
２はそれぞれ、ＮＭＯＳトランジスタＮ９，Ｎ１０，Ｎ
１１，Ｎ１２を介してＮＭＯＳトランジスタＮ２および
Ｎ３に接続されている。本実施例においては、これらの
４つの定電流源の電流値の間には次のような関係が有る
ものと仮定する。
照して説明する。図１は、本発明の第１の実施例の回路
図である。同図において、定電流源９，１０，１１，１
２はそれぞれ、ＮＭＯＳトランジスタＮ９，Ｎ１０，Ｎ
１１，Ｎ１２を介してＮＭＯＳトランジスタＮ２および
Ｎ３に接続されている。本実施例においては、これらの
４つの定電流源の電流値の間には次のような関係が有る
ものと仮定する。
【００１０】 Ｉ9 ＝２・Ｉ10＝４・Ｉ11＝８・Ｉ12・・・・・ ＮＭＯＳトランジスタＮ９，Ｎ１０，Ｎ１１，Ｎ１２の
ゲートは、それぞれＤ型フリップフロップ１７，１８，
１９，２０のＱ出力に接続されている。
ゲートは、それぞれＤ型フリップフロップ１７，１８，
１９，２０のＱ出力に接続されている。
【００１１】Ｄ型フリップフロップ１７，１８，１９，
２０はそれぞれ、クロック入力端がデコーダを構成して
いるＮＡＮＤゲート２１，２２，２３，２４の出力端に
接続され、また、データ入力端がＤ型フリップフロップ
３５のＱ出力端に接続されている。Ｔ型フリップフロッ
プ２５，２６，２７は、クロック入力端子５からＡＮＤ
ゲート２９を介して印加されるクロックをカウントする
カウンタを構成しており、Ｔ型フリップフロップ２５，
２６のＱおよびＱＢ出力は、ＮＡＮＤゲート２１，２
２，２３，２４の入力端に加えられてデコードされる。
Ｔ型フリップフロップ２７は、Ｑ出力がＮＭＯＳトラン
ジスタＮ３のゲートに、ＱＢ出力がＮＭＯＳトランジス
タＮ２のゲートに接続される。ＱＢ出力端は、同時にＡ
ＮＤゲート２９および２８の入力端にも接続されてい
る。
２０はそれぞれ、クロック入力端がデコーダを構成して
いるＮＡＮＤゲート２１，２２，２３，２４の出力端に
接続され、また、データ入力端がＤ型フリップフロップ
３５のＱ出力端に接続されている。Ｔ型フリップフロッ
プ２５，２６，２７は、クロック入力端子５からＡＮＤ
ゲート２９を介して印加されるクロックをカウントする
カウンタを構成しており、Ｔ型フリップフロップ２５，
２６のＱおよびＱＢ出力は、ＮＡＮＤゲート２１，２
２，２３，２４の入力端に加えられてデコードされる。
Ｔ型フリップフロップ２７は、Ｑ出力がＮＭＯＳトラン
ジスタＮ３のゲートに、ＱＢ出力がＮＭＯＳトランジス
タＮ２のゲートに接続される。ＱＢ出力端は、同時にＡ
ＮＤゲート２９および２８の入力端にも接続されてい
る。
【００１２】ＮＭＯＳトランジスタＮ２の他の一端は、
コンデンサＣ２，ＮＭＯＳトランジスタＮ４およびコン
パレータ３４の反転入力端に接続される。コンデンサＣ
２，ＮＭＯＳトランジスタＮ４の他端は接地されてい
る。コンパレータ３４の非反転入力端には基準電圧源３
３が、また出力端にはＤ型フリップフロップ３５のリセ
ット入力端が接続されている。Ｄ型フリップフロップ３
５のクロック入力端はクロック入力端子５に接続され、
またＱＢ出力端はＮＭＯＳトランジスタＮ４のゲートに
接続されている。
コンデンサＣ２，ＮＭＯＳトランジスタＮ４およびコン
パレータ３４の反転入力端に接続される。コンデンサＣ
２，ＮＭＯＳトランジスタＮ４の他端は接地されてい
る。コンパレータ３４の非反転入力端には基準電圧源３
３が、また出力端にはＤ型フリップフロップ３５のリセ
ット入力端が接続されている。Ｄ型フリップフロップ３
５のクロック入力端はクロック入力端子５に接続され、
またＱＢ出力端はＮＭＯＳトランジスタＮ４のゲートに
接続されている。
【００１３】ＮＭＯＳトランジスタＮ３の他の一端はコ
ンデンサＣ３，ＮＭＯＳトランジスタＮ５およびコンパ
レータ４０の反転入力端に接続される。コンデンサＣ
３，ＮＭＯＳトランジスタＮ５の他端は接地されてい
る。コンパレータ４０の非反転入力端には基準電圧源３
９が、また出力端にはＤ型フリップフロップ４１のリセ
ット入力端が接続されている。Ｄ型フリップフロップ４
１のクロック入力端はトリガ入力端子４７に接続され、
またＱＢ出力端はＮＭＯＳトランジスタ３８のゲートに
接続されている。
ンデンサＣ３，ＮＭＯＳトランジスタＮ５およびコンパ
レータ４０の反転入力端に接続される。コンデンサＣ
３，ＮＭＯＳトランジスタＮ５の他端は接地されてい
る。コンパレータ４０の非反転入力端には基準電圧源３
９が、また出力端にはＤ型フリップフロップ４１のリセ
ット入力端が接続されている。Ｄ型フリップフロップ４
１のクロック入力端はトリガ入力端子４７に接続され、
またＱＢ出力端はＮＭＯＳトランジスタ３８のゲートに
接続されている。
【００１４】以下に、本実施例の動作を図１を用いて説
明する。尚、Ｔ型フリップフロップ２５，２６，２７は
それぞれ、クロック入力の立ち下りエッジで動作するも
のとする。又、初期状態として、リセット入力端子４２
にリセット信号ＲＥＳが入力され、回路が既にリセット
状態にあるものとする。コンデンサＣ２，ＮＭＯＳトラ
ンジスタＮ４，基準電圧源３３，コンパレータ３４，Ｄ
型フリップフロップ３５より構成される第１のワンショ
ットマルチバイブレータに、リセット後まず１番目のク
ロックＣＬＫがクロック入力端子を介して印加される
と、クロックＣＬＫの立ち上りエッジでＤ型フリップフ
ロップ３５の出力が反転しＱＢ出力はロウレベルとな
り、ＮＭＯＳトランジスタＮ４がオフする。この間、定
電流源８の電流Ｉ8 がＮＭＯＳトランジスタＮ２を介し
てコンデンサＣ２に流れ込みコンデンサＣ２の端子電圧
を上昇させる。
明する。尚、Ｔ型フリップフロップ２５，２６，２７は
それぞれ、クロック入力の立ち下りエッジで動作するも
のとする。又、初期状態として、リセット入力端子４２
にリセット信号ＲＥＳが入力され、回路が既にリセット
状態にあるものとする。コンデンサＣ２，ＮＭＯＳトラ
ンジスタＮ４，基準電圧源３３，コンパレータ３４，Ｄ
型フリップフロップ３５より構成される第１のワンショ
ットマルチバイブレータに、リセット後まず１番目のク
ロックＣＬＫがクロック入力端子を介して印加される
と、クロックＣＬＫの立ち上りエッジでＤ型フリップフ
ロップ３５の出力が反転しＱＢ出力はロウレベルとな
り、ＮＭＯＳトランジスタＮ４がオフする。この間、定
電流源８の電流Ｉ8 がＮＭＯＳトランジスタＮ２を介し
てコンデンサＣ２に流れ込みコンデンサＣ２の端子電圧
を上昇させる。
【００１５】コンパレータ３４は、基準電圧源３３とコ
ンデンサＣ２の端子電圧とを比較し、コンデンサＣ２の
端子電圧が基準電圧源３３の電圧を上回ったとき出力を
ロウレベルにする。その結果、Ｄ型フリップフロップ３
５がリセットされ、ＮＭＯＳトランジスタＮ４が再度オ
ンしコンデンサＣ２の電荷を放電することにより最初の
状態に戻る。従って、Ｄ型フリップフロップ３５のＱ出
力は次式のようにコンデンサＣ２とＮＭＯＳトランジス
タＮ４を介して流れ込む電流によって定まる時間Ｔ2 だ
けハイとなる。
ンデンサＣ２の端子電圧とを比較し、コンデンサＣ２の
端子電圧が基準電圧源３３の電圧を上回ったとき出力を
ロウレベルにする。その結果、Ｄ型フリップフロップ３
５がリセットされ、ＮＭＯＳトランジスタＮ４が再度オ
ンしコンデンサＣ２の電荷を放電することにより最初の
状態に戻る。従って、Ｄ型フリップフロップ３５のＱ出
力は次式のようにコンデンサＣ２とＮＭＯＳトランジス
タＮ４を介して流れ込む電流によって定まる時間Ｔ2 だ
けハイとなる。
【００１６】 Ｔ2 ＝Ｃ2 ・Ｖ3 ／Ｉ（ｓｅｃ）・・・・ 但しＣ2 はコンデンサＣ２の容量（Ｆ）、Ｖ3 は基準電
圧源３３の端子電圧（Ｖ）、ＩはコンデンサＣ２に流れ
込む電流（Ａ）を表す。
圧源３３の端子電圧（Ｖ）、ＩはコンデンサＣ２に流れ
込む電流（Ａ）を表す。
【００１７】一方、Ｔ型フリップフロップ２５，２６の
Ｑ出力はロウ、ＱＢ出力はハイであり、ＡＮＤゲート２
８を介してクロックＣＬＫが印加されると、クロックが
ハイの期間ＮＡＮＤゲート２１の出力がロウとなる。ク
ロックＣＬＫがハイからロウに変化すると、ＮＡＮＤゲ
ート２１の出力はロウからハイに変化し、そのときのＤ
型フリップフロップ３５のＱ出力の状態がＤ型フリップ
フロップ１７に読み込まれる。
Ｑ出力はロウ、ＱＢ出力はハイであり、ＡＮＤゲート２
８を介してクロックＣＬＫが印加されると、クロックが
ハイの期間ＮＡＮＤゲート２１の出力がロウとなる。ク
ロックＣＬＫがハイからロウに変化すると、ＮＡＮＤゲ
ート２１の出力はロウからハイに変化し、そのときのＤ
型フリップフロップ３５のＱ出力の状態がＤ型フリップ
フロップ１７に読み込まれる。
【００１８】ここでＤ型フリップフロップ３５のＱ出力
の状態がハイであるということは、クロックＣＬＫがハ
イである期間よりワンショットの出力幅Ｔ2 の方が長い
ことを意味する。この場合、Ｄ型フリップフロップ１７
にハイが読み込まれることで、ＮＭＯＳトランジスタＮ
９がオンし、コンデンサＣ２に流れ込む電流が増加し、
ワンショットの出力幅Ｔ2 が短くなる。逆に、Ｄ型フリ
ップフロップ３５のＱ出力の状態がロウであるというこ
とは、クロックＣＬＫがハイである期間よりワンショッ
トの出力幅Ｔ2 の方が短いことを意味する。この場合、
Ｄ型フリップフロップ１７にロウが読み込まれること
で、ＮＭＯＳトランジスタＮ９はオフのままである。
の状態がハイであるということは、クロックＣＬＫがハ
イである期間よりワンショットの出力幅Ｔ2 の方が長い
ことを意味する。この場合、Ｄ型フリップフロップ１７
にハイが読み込まれることで、ＮＭＯＳトランジスタＮ
９がオンし、コンデンサＣ２に流れ込む電流が増加し、
ワンショットの出力幅Ｔ2 が短くなる。逆に、Ｄ型フリ
ップフロップ３５のＱ出力の状態がロウであるというこ
とは、クロックＣＬＫがハイである期間よりワンショッ
トの出力幅Ｔ2 の方が短いことを意味する。この場合、
Ｄ型フリップフロップ１７にロウが読み込まれること
で、ＮＭＯＳトランジスタＮ９はオフのままである。
【００１９】次に、２番目のクロックＣＬＫが印加され
ると、１番目のクロックＣＬＫ入力の時と同様にしてＤ
型フリップフロップ３５のＱ出力が一定時間だけハイと
なる。一方、Ｔ型フリップフロップ２５のＱ出力はハ
イ、ＱＢ出力はロウであり、Ｄ型フリップフロップ２６
のＱ出力はロウ、ＱＢ出力はハイである。従って、ＡＮ
Ｄゲート２８を介してクロックＣＬＫが印加されると、
今度はＮＡＮＤゲート２２の出力がロウとなる。そのた
め、クロックＣＬＫがハイからロウに変化するとＤ型フ
リップフロップ３５のＱ出力の状態がＤ型フリップフロ
ップ１８に読み込まれる。
ると、１番目のクロックＣＬＫ入力の時と同様にしてＤ
型フリップフロップ３５のＱ出力が一定時間だけハイと
なる。一方、Ｔ型フリップフロップ２５のＱ出力はハ
イ、ＱＢ出力はロウであり、Ｄ型フリップフロップ２６
のＱ出力はロウ、ＱＢ出力はハイである。従って、ＡＮ
Ｄゲート２８を介してクロックＣＬＫが印加されると、
今度はＮＡＮＤゲート２２の出力がロウとなる。そのた
め、クロックＣＬＫがハイからロウに変化するとＤ型フ
リップフロップ３５のＱ出力の状態がＤ型フリップフロ
ップ１８に読み込まれる。
【００２０】クロックＣＬＫがハイである期間よりワン
ショットの出力幅の方が長い場合、Ｄ型フリップフロッ
プ１８にハイが読み込まれ、ＮＭＯＳトランジスタＮ１
０がオンし、コンデンサＣ２に流れ込む電流が増加す
る。しかし、定電流源１０の電流Ｉ10が定電流源９の電
流Ｉ9 の半分であるので、ワンショットの出力幅が短く
なる度合は１番目のクロックＣＬＫのときの半分にな
る。逆に、クロックＣＬＫがハイである期間よりワンシ
ョットの出力幅の方が短いときは、Ｄ型フリップフロッ
プ１８にロウが読み込まれるので、ＮＭＯＳトランジス
タＮ１０はオフのままである。
ショットの出力幅の方が長い場合、Ｄ型フリップフロッ
プ１８にハイが読み込まれ、ＮＭＯＳトランジスタＮ１
０がオンし、コンデンサＣ２に流れ込む電流が増加す
る。しかし、定電流源１０の電流Ｉ10が定電流源９の電
流Ｉ9 の半分であるので、ワンショットの出力幅が短く
なる度合は１番目のクロックＣＬＫのときの半分にな
る。逆に、クロックＣＬＫがハイである期間よりワンシ
ョットの出力幅の方が短いときは、Ｄ型フリップフロッ
プ１８にロウが読み込まれるので、ＮＭＯＳトランジス
タＮ１０はオフのままである。
【００２１】以下、同様にして３番目のクロック、４番
目のクロックとワンショット幅が変化していき、最終的
に、クロックＣＬＫがハイである期間Ｔと予想されるワ
ンショットの出力幅のうち短い場合Ｔa 、長い場合Ｔb
は次のような関係になる。
目のクロックとワンショット幅が変化していき、最終的
に、クロックＣＬＫがハイである期間Ｔと予想されるワ
ンショットの出力幅のうち短い場合Ｔa 、長い場合Ｔb
は次のような関係になる。
【００２２】Ｔa ＜Ｔ＜Ｔb ・・・・・ 但し、Ｔa ＝Ｃ2 ・Ｖ3 ／（ｉ＋Ｉ12）、Ｔb ＝Ｃ2 ・
Ｖ3 ／ｉ、ｉは４番目のクロックが印加されたときにコ
ンデンサＣ２に流れ込む電流、Ｉ12は定電流源１２の電
流である。ｉの最大値は（Ｉ9 ＋Ｉ10＋Ｉ11）であるの
で、式より、 ｉ＝Ｉ8 ＋Ｉ9 ＋Ｉ10＋Ｉ11＝Ｉ8 ＋１４・Ｉ12 従って、クロックＣＬＫがハイである期間に対するワン
ショットの出力幅の誤差ｅは、
Ｖ3 ／ｉ、ｉは４番目のクロックが印加されたときにコ
ンデンサＣ２に流れ込む電流、Ｉ12は定電流源１２の電
流である。ｉの最大値は（Ｉ9 ＋Ｉ10＋Ｉ11）であるの
で、式より、 ｉ＝Ｉ8 ＋Ｉ9 ＋Ｉ10＋Ｉ11＝Ｉ8 ＋１４・Ｉ12 従って、クロックＣＬＫがハイである期間に対するワン
ショットの出力幅の誤差ｅは、
【００２３】
【００２４】よって、Ｔと（Ｃ2 ・Ｖ3 ／Ｉ）は誤差ｅ
の範囲で一致する。
の範囲で一致する。
【００２５】次に、５番目のクロックが印加されると、
Ｄ型フリップフロップ２７のＱ出力がロウになりＱＢ出
力がハイになるので、ＡＮＤゲート２９，２８にはロウ
が入力され、ＮＡＮＤゲート２１，２２，２３，２４お
よびＴ型フリップフロップ２５，２６，２７にはクロッ
クＣＬＫが印加されなくなり、以後動作しなくなる。ま
た、ＮＭＯＳトランジスタＮ２はオフになり、ＮＭＯＳ
トランジスタＮ３はオンする。
Ｄ型フリップフロップ２７のＱ出力がロウになりＱＢ出
力がハイになるので、ＡＮＤゲート２９，２８にはロウ
が入力され、ＮＡＮＤゲート２１，２２，２３，２４お
よびＴ型フリップフロップ２５，２６，２７にはクロッ
クＣＬＫが印加されなくなり、以後動作しなくなる。ま
た、ＮＭＯＳトランジスタＮ２はオフになり、ＮＭＯＳ
トランジスタＮ３はオンする。
【００２６】このため、これまでＮＭＯＳトランジスタ
Ｎ２を介して流れていた電流が、５番目のクロック以
降、ＮＭＯＳトランジスタＮ３を介してながれるように
なり、コンデンサＣ３，ＮＭＯＳトランジスタＮ５，基
準電圧源３９，コンパレータ４０，Ｄ型フリップフロッ
プ４１より構成される第２のワンショットマルチバイブ
レータが動作する。このワンショットマルチバイブレー
タのワンショット幅Ｔ３は、 Ｔ3 ＝Ｃ3 ・Ｖ4 ／Ｉ＝Ｃ3 ・Ｖ4 ／（Ｃ2 ・Ｖ3 ／Ｔ）・・・・・ 但し、Ｃ3 はコンデンサＣ３の容量値（Ｆ）、Ｖ4 は基
準電圧源３９の端子電圧（Ｖ）である。
Ｎ２を介して流れていた電流が、５番目のクロック以
降、ＮＭＯＳトランジスタＮ３を介してながれるように
なり、コンデンサＣ３，ＮＭＯＳトランジスタＮ５，基
準電圧源３９，コンパレータ４０，Ｄ型フリップフロッ
プ４１より構成される第２のワンショットマルチバイブ
レータが動作する。このワンショットマルチバイブレー
タのワンショット幅Ｔ３は、 Ｔ3 ＝Ｃ3 ・Ｖ4 ／Ｉ＝Ｃ3 ・Ｖ4 ／（Ｃ2 ・Ｖ3 ／Ｔ）・・・・・ 但し、Ｃ3 はコンデンサＣ３の容量値（Ｆ）、Ｖ4 は基
準電圧源３９の端子電圧（Ｖ）である。
【００２７】式より、Ｃ2 とＣ3 、およびＶ3 とＶ4
の相対比がとれていれば、式の結果から式も誤差ｅ
の範囲で成り立ち、従来のワンショットマルチバイブレ
ータに比べ高い精度が得られる。
の相対比がとれていれば、式の結果から式も誤差ｅ
の範囲で成り立ち、従来のワンショットマルチバイブレ
ータに比べ高い精度が得られる。
【００２８】次に、本発明の第２の実施例の回路図を図
２に示す。本実施例においては、ＮＭＯＳトランジスタ
Ｎ４，基準電圧源３３，コンパレータ３４，Ｄ型フリッ
プフロップ３５を、第１の実施例における第１のワンシ
ョットマルチバイブレータと第２のワンショットマルチ
バイブレータとで共通とし、ＮＭＯＳトランジスタＮ
２，Ｎ３によってコンデンサＣ２，Ｃ３を切り換えてい
る。図２において、リセット後、５番目のクロックが入
力されるまではＴ型フリップフロップ２７のＱＢ出力が
ハイなので、ＮＭＯＳトランジスタＮ２がオンしコンデ
ンサＣ２が選択される。この間、コンデンサＣ２に合わ
せてＮＭＯＳトランジスタＮ２を流れる電流が変化す
る。５番目のクロック以降は、Ｄ型フリップフロップ２
７のＱ出力がハイとなりＮＭＯＳトランジスタＮ３がオ
ンするので、コンデンサＣ３が選択され通常の動作とな
る。本実施例においては、第１のワンショットマルチバ
イブレータと第２のワンショットマルチバイブレータと
を共通としているので、素子数を減らすことが出来ると
いう利点を有する。
２に示す。本実施例においては、ＮＭＯＳトランジスタ
Ｎ４，基準電圧源３３，コンパレータ３４，Ｄ型フリッ
プフロップ３５を、第１の実施例における第１のワンシ
ョットマルチバイブレータと第２のワンショットマルチ
バイブレータとで共通とし、ＮＭＯＳトランジスタＮ
２，Ｎ３によってコンデンサＣ２，Ｃ３を切り換えてい
る。図２において、リセット後、５番目のクロックが入
力されるまではＴ型フリップフロップ２７のＱＢ出力が
ハイなので、ＮＭＯＳトランジスタＮ２がオンしコンデ
ンサＣ２が選択される。この間、コンデンサＣ２に合わ
せてＮＭＯＳトランジスタＮ２を流れる電流が変化す
る。５番目のクロック以降は、Ｄ型フリップフロップ２
７のＱ出力がハイとなりＮＭＯＳトランジスタＮ３がオ
ンするので、コンデンサＣ３が選択され通常の動作とな
る。本実施例においては、第１のワンショットマルチバ
イブレータと第２のワンショットマルチバイブレータと
を共通としているので、素子数を減らすことが出来ると
いう利点を有する。
【００２９】尚、以上の２つの実施例ではクロックＣＬ
Ｋのカウンタを２ビットとしたが、ビット数をさらに増
やせば、ビット数に比例してワンショットパルス幅の精
度を向上させることができる。
Ｋのカウンタを２ビットとしたが、ビット数をさらに増
やせば、ビット数に比例してワンショットパルス幅の精
度を向上させることができる。
【００３０】
【発明の効果】以上説明したように、本発明は、パルス
幅設定用の第１のワンショットマルチバイブレータと、
出力用の第２のワンショットマルチバイブレータとを設
け、第１のワンショットマルチバイブレータを、その出
力幅が外部より入力される基準周波数信号のパルス幅と
一致するようにＤＡコンバータを用いて制御し、これに
必要な充電電流値を記憶させ、ワンショットパルスを外
部に出力する時は、この記憶された電流を用いて出力用
の第２のワンショットマルチバイブレータを動作させる
ので、出力ワンショットパルスのパルス幅を精度良く決
定できるという効果を有する。
幅設定用の第１のワンショットマルチバイブレータと、
出力用の第２のワンショットマルチバイブレータとを設
け、第１のワンショットマルチバイブレータを、その出
力幅が外部より入力される基準周波数信号のパルス幅と
一致するようにＤＡコンバータを用いて制御し、これに
必要な充電電流値を記憶させ、ワンショットパルスを外
部に出力する時は、この記憶された電流を用いて出力用
の第２のワンショットマルチバイブレータを動作させる
ので、出力ワンショットパルスのパルス幅を精度良く決
定できるという効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のワンショットマルチバイブレータの一例
の回路図である。
の回路図である。
５ クロック入力端子 ８，９，１０，１１，１２ 定電流源 １７，１８，１９，２０，３５，４１，５６ Ｄ型フ
リップフロップ ２１，２２，２３，２４ ＮＡＮＤゲート ２５，２６，２７ Ｔ型フリップフロップ ２８，２９ ＡＮＤゲート ３３，３９ 基準電圧源 ３４，４０，５５ コンパレータ ４２ リセット入力端子 ４７，５４ 定電圧源 ５７ トリガ入力端子 ５８ 出力端子
リップフロップ ２１，２２，２３，２４ ＮＡＮＤゲート ２５，２６，２７ Ｔ型フリップフロップ ２８，２９ ＡＮＤゲート ３３，３９ 基準電圧源 ３４，４０，５５ コンパレータ ４２ リセット入力端子 ４７，５４ 定電圧源 ５７ トリガ入力端子 ５８ 出力端子
Claims (3)
- 【請求項１】 定電流源と、 基準電圧入力端に与えられる基準電圧と制御入力端の電
圧とを比較するコンパレータと、このコンパレータの出
力信号をリセット入力とするフリップフロップと、制御
入力端に接続された容量と、この容量に並列に設けられ
たスイッチング素子とを備え、外部より入力されるクロ
ックパルスによってトリガされて、容量への充電電流に
応じたパルス幅の第１のパルス信号をフリップフロップ
のデータ出力端に出力する第１のパルス発生回路と、 基準電圧入力端に与えられる基準電圧と制御入力端の電
圧とを比較するコンパレータと、このコンパレータの出
力信号をリセット入力とするフリップフロップと、制御
入力端に接続された容量と、この容量に並列に設けられ
たスイッチング素子とを備え、外部より入力されるトリ
ガ信号によってトリガされて、容量への充電電流に応じ
たパルス幅の第２のパルス信号を外部への出力信号とし
てフリップフロップのデータ出力端に出力する第２のパ
ルス発生回路と、 前記定電流源の電流によって決まる前記第１のパルス信
号のパルス幅を前記クロックパルスのパルス幅と比較
し、前記第１のパルス信号のパルス幅に応じたデジタル
信号の組み合わせに変換し記憶するとともに、このデジ
タル信号の組み合せに応じた値のアナログ電流を出力す
るＤＡコンバータと、 前記ＤＡコンバータの前記アナログ電流の出力端および
前記定電流源の出力端を、前記ＤＡコンバータでの前記
変換時には前記第１のパルス発生回路の制御入力端に接
続し、変換終了後には、前記ＤＡコンバータからの変換
終了信号に応じて、前記第２のパルス発生回路の制御入
力端に切り換えて接続するスイッチング手段とを備える
ことを特徴とするワンショットマルチバイブレータ。 - 【請求項２】 定電流源と、 基準電圧入力端に与えられる基準電圧と制御入力端の電
圧とを比較するコンパレータと、このコンパレータの出
力信号をリセット入力とするフリップフロップと、第１
のスイッチング素子を介して前記制御入力端に接続され
た第１の容量と、第２のスイッチング素子を介して前記
制御入力端に接続された第２の容量と、制御入力端に接
続されたスイッチング素子とを備え、容量への充電電流
に応じたパルス幅のパルス信号をフリップフロップのデ
ータ出力端に出力するパルス発生回路と、 前記定電流源の電流によって決まる前記パルス信号のパ
ルス幅を外部からのクロックパルスのパルス幅と比較
し、前記パルス信号のパルス幅に応じたデジタル信号の
組み合わせに変換し記憶するとともに、このデジタル信
号の組み合せに応じた値のアナログ電流を前記パルス発
生回路の前記制御入力端に接続された電流出力端に出力
するＤＡコンバータと、 前記ＤＡコンバータでの前記変換時には、パルス発生回
路の前記第１のスイッチング素子を導通させるととも
に、前記クロックパルスの入力端子を前記パルス発生回
路のフリップフロップのクロック入力端に接続し、変換
終了後には、前記パルス発生回路の前記第２のスイッチ
ング素子を導通させるとともに、外部からのトリガ信号
の入力端子を前記パルス発生回路のフリップフロップの
クロック入力端に切り換えて接続するスイッチング手段
とを含むことを特徴とするワンショットマルチバイブレ
ータ。 - 【請求項３】 請求項１または請求項２記載のワンショ
ットマルチバイブレータにおいて、 前記ＤＡコンバータは、前記クロックパルスの入力パル
ス数をカウントするカウンタと、 前記カウンタの出力信号をデコードするデコーダと、 前記デコーダの各ビット毎の出力信号をそれぞれのクロ
ック入力とし前記第１のパルス発生回路が出力する第１
のパルス信号または前記パルス発生回路が出力するパル
ス信号をデータ入力とするＤ型フリップフロップと、 少なくとも一つ以上の定電流源と、この定電流源と前記
アナログ電流出力端との間に設けられ導通状態が前記Ｄ
型フリップフロップのデータ出力によって制御されるス
イッチング素子とを備えた定電流源回路とを含み、 前記カウンタの最終ビットの出力信号によって前記スイ
ッチング手段を動作させることを特徴とするワンショッ
トマルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136446A JP2874453B2 (ja) | 1992-05-28 | 1992-05-28 | ワンショットマルチバイブレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136446A JP2874453B2 (ja) | 1992-05-28 | 1992-05-28 | ワンショットマルチバイブレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661797A true JPH0661797A (ja) | 1994-03-04 |
| JP2874453B2 JP2874453B2 (ja) | 1999-03-24 |
Family
ID=15175308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136446A Expired - Lifetime JP2874453B2 (ja) | 1992-05-28 | 1992-05-28 | ワンショットマルチバイブレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874453B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110518661A (zh) * | 2019-08-26 | 2019-11-29 | 广东易百珑智能科技有限公司 | 电脉冲合并装置及其合并方法 |
| CN112367064A (zh) * | 2020-11-13 | 2021-02-12 | 杭州瑞声检测科技有限公司 | 超声高压脉冲同步触发输出电路 |
-
1992
- 1992-05-28 JP JP4136446A patent/JP2874453B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110518661A (zh) * | 2019-08-26 | 2019-11-29 | 广东易百珑智能科技有限公司 | 电脉冲合并装置及其合并方法 |
| CN112367064A (zh) * | 2020-11-13 | 2021-02-12 | 杭州瑞声检测科技有限公司 | 超声高压脉冲同步触发输出电路 |
| CN112367064B (zh) * | 2020-11-13 | 2024-05-03 | 杭州申昊科技股份有限公司 | 超声高压脉冲同步触发输出电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874453B2 (ja) | 1999-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981215 |