JPH01243623A

JPH01243623A - 信号レベル変換器

Info

Publication number: JPH01243623A
Application number: JP7004288A
Authority: JP
Inventors: Tadahiro Arakawa; 忠寛荒川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-24
Filing date: 1988-03-24
Publication date: 1989-09-28
Anticipated expiration: 2015-02-14
Also published as: JP3008400B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、４値に符合化されて伝送されてきた信号を２
値信号に復号化する４値／２値償号変換用の信号レベル
変換器に関するものである。

従来の技術第４図は、４確信号を２値信号に変換する従来の信号変
換器の構成を示す概略回路図であり、同図において、符
号１は信号入力端子、２ｍ、２ｂ。

２ｃはそれぞれコンパレータであり、電源電圧Ｖａｃ　
　と接地ＧＮＣ）間を分圧する抵抗Ｒ，，Ｒ２゜Ｒ３ｔ
　Ｒ４により得られる参照電圧ｖ、、ｖ２゜ｖ３と、前
記端子１からの入力信号の電圧とを比較する。符号３は
デコーダであり、コンパレータ２ｍ、２ｂ、２ａより送
出される出力信号を復号化して２値化したデータ（ｅ）
を出力する。符号４は、デコーダ３の復号化のタイミン
グ（ａ）（ｂ）を作るタイミング発生器であり、５はデ
コーダ３から出力される２値化データ（ｅ）の信号出力
端子である。

次に、上記構成を有する従来信号変換器の動作について
説明する。タイミング発生器４は、第５図（Ｓ）９価）
に示すような信号をデコーダ３へ出力している。デコー
ダ３は、第５図（ｂ）に示す信号が立下がるときに、内
部に設けられた図示しないフリップフリツブによりコン
パレータ２の出力を取込んでラッチし、第５図に示す（
−の信号に同期させて出力端子５へ復号化信号（・）を
出力する。前記コンパレータ２は入力インピーダンスが
非常に大きく、前記抵抗Ｒ，，Ｒ２，Ｒ３，Ｒ４に対し
て十分に無視出来るような入力インピーダンスを有して
いる。このとき、コンパレータ２ｍ、２ｂ。

２ｃのマイナス入力端子へのそれぞれの入力電圧ｖ１．
ｖ２．ｖ３は以下の関係式により求められる。

発明が解決しようとする課題しかしながら、上記従来の信号レベル変換回路において
は、参照電圧を得るために電源電圧を４つの抵抗で分割
しているため、高精度の電圧を得るためには高精度の抵
抗が必要となるという問題があった。

また、この信号レベル変換回路を１チツプで集積化しよ
うとした場合、抵抗Ｒ１、Ｒ２、Ｒ３゜Ｒ４は低消費電
流化のためには高い抵抗値のものが必要となり、回路を
集積化する際にこのような高抵抗値のものをポリシリコ
ン（多結晶シリコン）により製造しようとすると、相当
広い面積が必要となり集積化の要請に反する等の問題が
あった。

本発明は、このような従来の問題を解決するものであり
、高い精度を以って４値から２値への信号変換を行なう
ことができると共に、回路全体を１チツプに集積化する
場合でも広い面積を占有してしまうことがなく高集積化
を図ることができる優れた信号レベル変換器を提供する
ことを目的とするものである。

課題を解決するための手段本発明は、上記目的を達成するために、電源電圧と接地
間の電圧をキャパシタにより分圧すると共に、該キャパ
シタに蓄積されたエネルギを放電するためのリセット回
路を設けたものである。

作　　用本発明は、以上のように構成することにより、従来複数
の抵抗により分圧していた電源電圧及び接地間の電圧を
キャパシタにより分圧しているので、高い精度を以って
参照電圧を得ることができると共に、抵抗のように広い
面積を必要としないため回路全体を１チツプで集積化す
ることが容易となる。また、キャパシタで電圧を分圧す
ると、キャパシタにエネルギが充電されてしまい、この
充電動作を放置すると回路の焼損等の不具合が発生して
しまうことにより、キャパシタ回路に追加した放電（デ
ィスチャージ）回路等のりセッ、ト回路により上記充電
エネルギを放電するようにして回路全体の保守性、安定
性をも確保している。

上記信号レベル変換器に用いられるキャパシタの種類と
してはキャパシタ切換えフィルタ（Ｓｗｌｔｏｈｅｄ　
Ｃａｐａｃｉｔｏｒ　　Ｆｉｌｔｅｒ−以下、ＳＣＦと
略記する。）があり、このＳＣＦにおいて既に実績があ
るように、高精度を確保しっつ１チツプによりモノリシ
ック（ｍｏｎｏｌｌｔｈｌｏ）集積回路化するのに適し
ており、この発明の回路でも抵抗器の占める面積針を縮
小することにより容易にモノリシック化を図ることがで
きる。

実施例第１図は、本発明の一実施例の構成を示すものであり、
従来の信号レベル変換器を示す第４図と同一符号１〜５
を付したものは、同−又は相当する部分を示している。

即ち、第１図において、符号１は信号入力端子、２ｍ、
２ｂ、２ａはそれぞれ比較回路としてのコンパレータで
あり、キャパシタ（コンデンサ）Ｃ１，Ｃ２，Ｃ３，Ｃ
４より成るキャパシタ回路１５とバイアス電圧入力端子
１３及び電源電圧Ｖｃａ　　から作り出される参照電圧
Ｖ、、Ｖ２．Ｖ３．　　と信号入力端子１より入力され
る信号との間の電圧とを比較する。

符号３は、復号化回路としてのデコーダであり、前記コ
ンパレータ２ｍ、２ｂ、２ｃの出力を受けて、タイミン
グ発生器４より出力されるタイミング信号（ｍｌ（ｂ）
に同期して復号化出力（ｅ）を出力端子５へ出力する。

符号６，７，１２及び８．９．　１０゜１１は夫々リセ
ット回路１６を構成するアナログスイッチであり、制御
信号（０）（ｄ）のレベルカッ１イレベルｒＨＪの時に
スイッチ６．７．１２が導通し、スイッチ８，９，１０
及び１１がオープンとなり、ローレベルｒＬＪのときに
は上記開閉状態と逆の状態になる。これらのアナログス
イッチ６乃至１２の制御信号（ｃ）（ｄ）はタイミング
発生器４により生成される。

ここで、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は集積化の
際に内蔵されるキャパシタであり酸化金属膜半導体（ｍ
＠ｔａｌ−ｏｘｉｄ＠ｓｅｍｌｃｏｎｄｕｏｔｏｒ−Ｍ
ＯＳ−）構造の場合、第３図に示すように、ポリシリコ
ンより成る上部電極２０と、サブ基板より成る下部電極
２１と、シリコン基板２２とから構成されている。前記
下部電極２１は電源２３に対して対電源容量２４が発生
するので、第１図に示すように、キャパシタ回路及びリ
セット回路の接続方法に工夫をしているものである。

即ち、対電源に容量が発生したとしても、第１図のよう
に、参照電圧ｖ１．ｖ２．ｖ３を得る接続点では上部電
極２０を用いるようにしであるので電源容量の影響を受
けることはない。そのほかにも浮遊容量が存在するが、
それらはほとんど無視することができる。

前記コンパレータ２ｍ、２ｂ、２ｃも前部ＭＯ５構造の
コンパレータで、入力はＭＯＳゲート入力で、直流的に
はほとんど電流が流れることはなく参照電圧ｖ１．ｖ２
．ｖ３がコンパレータ２暑。

２ｂ、２ｃを接続することによって変動することはない
。

但し、リーフ電流や雑音等によって参照電圧が変動する
こともあるので、第１図に示すタイミング発生回路４に
より第２図（ｃ）、　（ｄ）のタイミングを作り出し、
参照電圧Ｖ４．Ｖ２．Ｖ３の放電を周期的に繰り返すよ
うにして正確な参照電圧を得るようにしている。

第２図（０）は、充電のタイミングを示すものであり、
コンパレータ２・・・の信号をデコーダ３内部のフリッ
プフロップにラッチする第２図（ｂ）の立下がり時の前
後でアナログスイッチ６．７．１２をオンさせ充電する
ようにしている。

コンパレータ２畠、２ｂ、２ｏの出力は、第２図（ｂ）
の立下がり時のみ必要であるからそれ以外の時間では、
どのようなレベルであっても構わない。

従って、本実施例では、第２図（ｄ＋のタイミングでキ
ャパシタＣ４〜Ｃ４と並列に接続された放電用のアナロ
グスイッチ８乃至１１をオンさせて蓄えられた電荷の放
電を行っている。

尚、第２図（６）ｔ　（ｄ）のタイミングは、貫通電流
がないように共に、ハイレベルｒＨＪとなり、オーバー
ラツプの時間がないようにタイミング発生器４で生成さ
れる。

デコーダ回路３の出力は、タイミング生成回路４の第２
図の信号（ａ）ｌ　（ｂ）を受は取り、第２図（・）に
示すように出力端子５より復号化された信号を出力する
。なお、第２図（Ｏａｔ　（ｄ）のタイミングはキャパ
シタの電荷が十分に充放電されるようなパルス幅を持つ
必要があり、アナログスイッチ６〜１２のＯＮ抵抗と、
キャパシタ０１〜Ｃ４との時定数より適当に定める。キ
ャパシタＣ１〜Ｃ４の容量は下記式（４Ｌ　（５Ｌ　（
６）の式を満足するように選ぶが、リーク電流によって
蓄えられた電荷が逃げても問題がないよう適当な値に選
ぶ。

ｖ２＝ＶＢ　　　　　　　　　　　　・・・・・・・・
・（５）（但し、ｖ８は入力端子１より入力される信号
のバイアス電圧である。）尚、本実施例では、説明のために第１図に示すコンパレ
ータ２暑、２ｂ、２ａの入力を正極（＋）側に入力端子
１の信号が入力されるようにしているが、デコーダの構
成により正極と負極とを入れ替えても何ら問題はない。

このように、上記実施例では、参照電圧を得るのに、高
精度で集積化の容易なキャパシタを用いて電源の分割を
行なっているので、高精度な４値／２値変換回路をモノ
リシックで実現することが可能となる。

発明の効果以上、詳細に説明したように、本発明は以下に示す効果
を有する。

（１）　　スイッチドキャパシタフィルタ（ＳＣＦ）で
実績のあるキャパシタを電圧分圧素子として用いている
ので、高精度でモノリシック化することができる。

（２）分圧電圧を得るのに抵抗を用いると、内蔵の場合
ポリシリコン等で抵抗を形成するが、相対誤差はキャパ
シタよりも悪く、また高抵抗化するには非常に大きな面
積を有するが、キャパシタの場合はこのようなことがな
い。

（３）分圧電圧ｖ２　の信号を、レベル変換器の外部よ
り得ているので入力信号のバイアスのずれを外部より補
正することが可能となって、ＯＣ結合を図ることができ
る。外部より補正が不要な場合は端子をオープンの状態
で使用することも可能である。

（４）内蔵のキャパシタはダブルポリシリコンではなく
ゲート酸化膜を用いたキャパシタで形成しているため、
ダブルポリシリコンプロセスに対してより簡単な通常の
ＭＯＳプロセスを用いることができ、コストも低く、プ
ロセス期間も短くすることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例におけるキャパシタを用い
た信号レベル変換器の概略ブロック図、第２図は、実施
例の動作を説明するためのもので第１図の（ａ）ｊ　（
ｂ）？　（０）ｔ　（ｄＬ　（ｅ）の各部の波形を示す
タイムチャート、第３図は、ＭＯ８構造のもつゲート酸
化膜によりキャパシタを形成した場合の概略構成を示す
斜視図、第４図は、従来の信号レベル変換器を示すブロ
ック図、第５図は、第４図の信号レベル変換器の各部（
ａ）Ｉ　（ｂ）ｔ　（・）の波形を示すタイムチャート
である。２ｍ、２ｂ、２ｃ・・・・・・コンパレータ、３・・・
・・・デコーダ、４・・・・・・タイミング発生器、５
・・・・・・デコーダ出力端子、６．　７．　８．　９
．　１０．　１１．　１２・・・・・・アナログスイッ
チ、１３・・・・・・バイアス信号入力端子、１５・・
・・・・キャパシタ回路、１６・・・・・・リセット回
路、Ｃ，、Ｃ２ｔ　Ｃ３ｔ　’４・・・・・・キャパシ
タ。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図第２図（ｅ）第４図第５図 ρ）

Claims

【特許請求の範囲】

（１）夫々の接続点より参照電圧が得られるように電源
電圧と接地との間に複数個のキャパシタを直列接続して
構成したキャパシタ回路と、このキャパシタ回路の各キ
ャパシタに蓄積された電荷を放電するリセット回路と、
前記参照電圧と４値の入力信号をそれぞれ比較する複数
の比較回路と、前記比較回路の出力を復号化して２値の
信号に変換する復号化回路と、前記キャパシタ回路、リ
セット回路、比較回路及び復号化回路の夫々の動作のた
めに必要なタイミングを発生させるタイミング発生回路
とを備えた信号レベル変換器。
（２）前記キャパシタ回路は、酸化金属膜半導体を集積
化して形成するようにした請求項第１項記載の信号レベ
ル変換器。