JPH07321288A - 半導体集積回路、並びにそれを用いたレギュレータ及び温度計 - Google Patents
半導体集積回路、並びにそれを用いたレギュレータ及び温度計Info
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- JPH07321288A JPH07321288A JP6105322A JP10532294A JPH07321288A JP H07321288 A JPH07321288 A JP H07321288A JP 6105322 A JP6105322 A JP 6105322A JP 10532294 A JP10532294 A JP 10532294A JP H07321288 A JPH07321288 A JP H07321288A
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Abstract
(57)【要約】
【目的】 ＣＭＯＳプロセスを用いて温度特性が一定で
高精度の出力電圧を生成する半導体集積回路、並びにそ
れを用いたレギュレータ及び温度計を提供する。 【構成】 エミッタ面積の異なる２つのサブトランジス
タＱ１及びＱ２と、２つのサブトランジスタＱ１及びＱ
２のベース電極間に接続される抵抗Ｒ４と、２つのサブ
トランジスタＱ１及びＱ２の出力電圧をベース電極にフ
ィードバックして、２つのサブトランジスタＱ１及びＱ
２のエミッタ電極に一定電流を流す制御回路ＯＰ１と有
して構成し、温度特性が一定である出力電圧Ｖout を出
力する。
高精度の出力電圧を生成する半導体集積回路、並びにそ
れを用いたレギュレータ及び温度計を提供する。 【構成】 エミッタ面積の異なる２つのサブトランジス
タＱ１及びＱ２と、２つのサブトランジスタＱ１及びＱ
２のベース電極間に接続される抵抗Ｒ４と、２つのサブ
トランジスタＱ１及びＱ２の出力電圧をベース電極にフ
ィードバックして、２つのサブトランジスタＱ１及びＱ
２のエミッタ電極に一定電流を流す制御回路ＯＰ１と有
して構成し、温度特性が一定である出力電圧Ｖout を出
力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、並び
にそれを用いたレギュレータ及び温度計に関し、特に、
ＣＭＯＳプロセスの半導体集積回路により温度特性が一
定となる出力電圧を生成する半導体集積回路、並びにそ
れを用いたレギュレータ及び温度計に関する。
にそれを用いたレギュレータ及び温度計に関し、特に、
ＣＭＯＳプロセスの半導体集積回路により温度特性が一
定となる出力電圧を生成する半導体集積回路、並びにそ
れを用いたレギュレータ及び温度計に関する。
【０００２】近年の半導体集積回路においては、各種の
機能が１チップに集積されたシステムＬＳＩ化が進み、
低消費電力化の要求がされている。そのため、従来、高
精度に温度特性が一定な出力電圧を生成する基準電圧回
路は、バイポーラ・プロセスを用いて実現されてきた
が、システムＬＳＩ化および低消費電力化のためＣＭＯ
Ｓプロセスが使用されるようになり、バイポーラ・プロ
セスを用いて実現されている特性と同等の性能が要求さ
れている。
機能が１チップに集積されたシステムＬＳＩ化が進み、
低消費電力化の要求がされている。そのため、従来、高
精度に温度特性が一定な出力電圧を生成する基準電圧回
路は、バイポーラ・プロセスを用いて実現されてきた
が、システムＬＳＩ化および低消費電力化のためＣＭＯ
Ｓプロセスが使用されるようになり、バイポーラ・プロ
セスを用いて実現されている特性と同等の性能が要求さ
れている。
【０００３】
【従来の技術】図９に従来の基準電圧発生回路の回路図
を示す。定電流回路２１、ＮＰＮトランジスタＱ３及び
Ｑ４、抵抗Ｒ３１及びＲ３２、並びにオペアンプＯＰ４
を備えた構成である。
を示す。定電流回路２１、ＮＰＮトランジスタＱ３及び
Ｑ４、抵抗Ｒ３１及びＲ３２、並びにオペアンプＯＰ４
を備えた構成である。
【０００４】本従来例の基準電圧発生回路では、エミッ
タ面積の異なる２つのＮＰＮトランジスタＱ３及びＱ４
（バイポーラ・プロセス）を用い、コレクタ電極側に発
生する電位差を用いて基準電圧（バンドギャップ電圧）
Ｖout を発生させている。
タ面積の異なる２つのＮＰＮトランジスタＱ３及びＱ４
（バイポーラ・プロセス）を用い、コレクタ電極側に発
生する電位差を用いて基準電圧（バンドギャップ電圧）
Ｖout を発生させている。
【０００５】ところが、ＣＯＭＯＳプロセスでは、ＮＰ
Ｎトランジスタは使用できず、例えばｐ型基板を用いた
場合にはサブＰＮＰトランジスタしか使用できないた
め、従来例の様な構成ができない。また、サブＰＮＰト
ランジスタは、コレクタがシリコン基板であるため、コ
レクタ電極側に発生する電位差を用いて基準電圧を発生
させることができない。
Ｎトランジスタは使用できず、例えばｐ型基板を用いた
場合にはサブＰＮＰトランジスタしか使用できないた
め、従来例の様な構成ができない。また、サブＰＮＰト
ランジスタは、コレクタがシリコン基板であるため、コ
レクタ電極側に発生する電位差を用いて基準電圧を発生
させることができない。
【０００６】
【発明が解決しようとする課題】従って、従来の基準電
圧発生回路では、ＣＭＯＳプロセスを用いた場合に、温
度特性が一定で高精度の出力電圧を生成する基準電圧発
生回路を実現することができないため、ＬＳＩが複数に
なり実装面積が大きくなったり、また部品点数が増える
ためコスト・アップするという問題があった。
圧発生回路では、ＣＭＯＳプロセスを用いた場合に、温
度特性が一定で高精度の出力電圧を生成する基準電圧発
生回路を実現することができないため、ＬＳＩが複数に
なり実装面積が大きくなったり、また部品点数が増える
ためコスト・アップするという問題があった。
【０００７】本発明は、上記問題点を解決するもので、
その目的は、ＣＭＯＳプロセスを用いて温度特性が一定
で高精度の出力電圧を生成する半導体集積回路、並びに
それを用いたレギュレータ及び温度計を提供することで
ある。
その目的は、ＣＭＯＳプロセスを用いて温度特性が一定
で高精度の出力電圧を生成する半導体集積回路、並びに
それを用いたレギュレータ及び温度計を提供することで
ある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。前記課題を解決するために、本発明の特徴の
半導体集積回路は、図１に示す如く、エミッタ面積の異
なる２つのサブトランジスタＱ１及びＱ２と、前記２つ
のサブトランジスタＱ１及びＱ２のベース電極間に接続
される抵抗Ｒ４と、前記２つのサブトランジスタＱ１及
びＱ２の出力電圧をベース電極にフィードバックして、
前記２つのサブトランジスタＱ１及びＱ２のエミッタ電
極に一定電流を流す制御回路ＯＰ１と有して構成し、温
度特性が一定である出力電圧Ｖout を出力する。
図である。前記課題を解決するために、本発明の特徴の
半導体集積回路は、図１に示す如く、エミッタ面積の異
なる２つのサブトランジスタＱ１及びＱ２と、前記２つ
のサブトランジスタＱ１及びＱ２のベース電極間に接続
される抵抗Ｒ４と、前記２つのサブトランジスタＱ１及
びＱ２の出力電圧をベース電極にフィードバックして、
前記２つのサブトランジスタＱ１及びＱ２のエミッタ電
極に一定電流を流す制御回路ＯＰ１と有して構成し、温
度特性が一定である出力電圧Ｖout を出力する。
【０００９】また、本発明の特徴のレギュレータは、図
３に示す如く、請求項１に記載の半導体集積回路１１を
有して構成し、温度特性が一定である出力電圧Ｖout を
出力する。
３に示す如く、請求項１に記載の半導体集積回路１１を
有して構成し、温度特性が一定である出力電圧Ｖout を
出力する。
【００１０】更に、本発明の特徴の温度計は、図５及び
図６に示す如く、請求項１に記載の半導体集積回路１１
または請求項２に記載のレギュレータと、所定のリファ
レンス電圧ＶREF を計時パルスに基づき一定の電圧刻み
で減少させる演算回路ＡＵと、前記演算回路ＡＵの出力
電圧と温度に依存した電圧ＶT とを比較して一定期間を
定める比較手段ＣＯＭと、前記一定期間の間、前記計時
パルスを計数するカウンタ１３を有するＡ／Ｄコンバー
タＡＤ１と、前記Ａ／ＤコンバータＡＤ１出力をアドレ
スとして対応する温度データを保持するデータメモリ１
４とを有して構成する。
図６に示す如く、請求項１に記載の半導体集積回路１１
または請求項２に記載のレギュレータと、所定のリファ
レンス電圧ＶREF を計時パルスに基づき一定の電圧刻み
で減少させる演算回路ＡＵと、前記演算回路ＡＵの出力
電圧と温度に依存した電圧ＶT とを比較して一定期間を
定める比較手段ＣＯＭと、前記一定期間の間、前記計時
パルスを計数するカウンタ１３を有するＡ／Ｄコンバー
タＡＤ１と、前記Ａ／ＤコンバータＡＤ１出力をアドレ
スとして対応する温度データを保持するデータメモリ１
４とを有して構成する。
【００１１】
【作用】本発明の特徴の半導体集積回路では、例えば図
１に示す如く、エミッタ面積の異なる２つのサブＰＮＰ
トランジスタＱ１及びＱ２、サブＰＮＰトランジスタＱ
１及びＱ２のベース電極間の抵抗Ｒ４、並びに演算増幅
器（制御回路）ＯＰ１を備えて構成する。
１に示す如く、エミッタ面積の異なる２つのサブＰＮＰ
トランジスタＱ１及びＱ２、サブＰＮＰトランジスタＱ
１及びＱ２のベース電極間の抵抗Ｒ４、並びに演算増幅
器（制御回路）ＯＰ１を備えて構成する。
【００１２】サブＰＮＰトランジスタＱ１及びＱ２のエ
ミッタ電極側に発生する電位差を演算増幅器ＯＰ１に入
力し、演算増幅器ＯＰ１の出力をサブＰＮＰトランジス
タＱ２のベース電極と抵抗Ｒ４（抵抗Ｒ４を経てサブＰ
ＮＰトランジスタＱ１）に与え、サブＰＮＰトランジス
タＱ１及びＱ２のエミッタ電極側に発生する電位差が無
くなるようにフィードバックをかけ、出力電圧Ｖout と
して（温度変化にかかわらず一定な）バンドギャップ電
圧が出力するようになる。この時、抵抗Ｒ４には絶対温
度に比例した電流が流れ、またサブＰＮＰトランジスタ
Ｑ１及びＱ２のｈFEは、十分に大きな値（＞５０）を取
ることから、サブＰＮＰトランジスタＱ１及びＱ２のベ
ース電流は無視することができる。
ミッタ電極側に発生する電位差を演算増幅器ＯＰ１に入
力し、演算増幅器ＯＰ１の出力をサブＰＮＰトランジス
タＱ２のベース電極と抵抗Ｒ４（抵抗Ｒ４を経てサブＰ
ＮＰトランジスタＱ１）に与え、サブＰＮＰトランジス
タＱ１及びＱ２のエミッタ電極側に発生する電位差が無
くなるようにフィードバックをかけ、出力電圧Ｖout と
して（温度変化にかかわらず一定な）バンドギャップ電
圧が出力するようになる。この時、抵抗Ｒ４には絶対温
度に比例した電流が流れ、またサブＰＮＰトランジスタ
Ｑ１及びＱ２のｈFEは、十分に大きな値（＞５０）を取
ることから、サブＰＮＰトランジスタＱ１及びＱ２のベ
ース電流は無視することができる。
【００１３】これにより、ＣＭＯＳプロセスを用いて温
度特性が一定で高精度の出力電圧を生成する半導体集積
回路（基準電圧発生回路）を実現できる。従って、従来
のように別（バイポーラ）プロセスを用いることなく実
現できるので簡単に１チップ化が可能となり、より小面
積で低コストな半導体集積回路を提供できる。
度特性が一定で高精度の出力電圧を生成する半導体集積
回路（基準電圧発生回路）を実現できる。従って、従来
のように別（バイポーラ）プロセスを用いることなく実
現できるので簡単に１チップ化が可能となり、より小面
積で低コストな半導体集積回路を提供できる。
【００１４】また、本発明の特徴のレギュレータでは、
例えば図３に示す如く、請求項１に記載の半導体集積回
路（基準電圧発生回路）１１、及びリファレンス電圧発
生回路１２を備えて構成する。
例えば図３に示す如く、請求項１に記載の半導体集積回
路（基準電圧発生回路）１１、及びリファレンス電圧発
生回路１２を備えて構成する。
【００１５】これによりリファレンス電圧ＶREF と共
に、温度特性が一定で高精度の出力電圧Ｖout を出力し
得るレギュレータを実現できる。更に、本発明の特徴の
温度計では、例えば図５及び図６に示す如く、請求項１
に記載の半導体集積回路１１または請求項２に記載のレ
ギュレータから温度特性が一定である出力電圧Ｖout 及
びリファレンス電圧ＶREF を生成し、演算回路ＡＵによ
りリファレンス電圧ＶREF を計時パルス（ｓｃ１及びｓ
ｃ２）に基づいて一定の電圧刻み（step）で減少させ、
比較手段ＣＯＭにより演算回路ＡＵの出力電圧と温度に
依存した電圧ＶT とを比較して一定期間を定め、該一定
期間の間、計時パルス（ｓｃ１及びｓｃ２に同期したク
ロックＣＬＫ）を計数したカウンタ１３を有するＡ／Ｄ
コンバータＡＤ１出力をアドレスとして、データメモリ
１４から対応する温度データを得るようにしている。
に、温度特性が一定で高精度の出力電圧Ｖout を出力し
得るレギュレータを実現できる。更に、本発明の特徴の
温度計では、例えば図５及び図６に示す如く、請求項１
に記載の半導体集積回路１１または請求項２に記載のレ
ギュレータから温度特性が一定である出力電圧Ｖout 及
びリファレンス電圧ＶREF を生成し、演算回路ＡＵによ
りリファレンス電圧ＶREF を計時パルス（ｓｃ１及びｓ
ｃ２）に基づいて一定の電圧刻み（step）で減少させ、
比較手段ＣＯＭにより演算回路ＡＵの出力電圧と温度に
依存した電圧ＶT とを比較して一定期間を定め、該一定
期間の間、計時パルス（ｓｃ１及びｓｃ２に同期したク
ロックＣＬＫ）を計数したカウンタ１３を有するＡ／Ｄ
コンバータＡＤ１出力をアドレスとして、データメモリ
１４から対応する温度データを得るようにしている。
【００１６】これにより、ＣＭＯＳプロセスを用いて高
精度の温度計を実現できる。また、１つのプロセスを用
いて実現できるので１チップ化を容易に実現でき、より
小面積で低コストな温度計を提供できる。
精度の温度計を実現できる。また、１つのプロセスを用
いて実現できるので１チップ化を容易に実現でき、より
小面積で低コストな温度計を提供できる。
【００１７】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。図２に本発明の第１実施例に係る半導体集積
回路（基準電圧発生回路）の構成図を示す。
説明する。図２に本発明の第１実施例に係る半導体集積
回路（基準電圧発生回路）の構成図を示す。
【００１８】同図において、本実施例の基準電圧発生回
路は、エミッタ面積の異なる２つのサブＰＮＰトランジ
スタＱ１及びＱ２、サブＰＮＰトランジスタＱ１及びＱ
２のベース電極間の抵抗Ｒ４、出力抵抗Ｒ１〜Ｒ３、バ
イアス抵抗Ｒ５、並びにオペアンプ（演算増幅器）ＯＰ
１を備えて構成されている。
路は、エミッタ面積の異なる２つのサブＰＮＰトランジ
スタＱ１及びＱ２、サブＰＮＰトランジスタＱ１及びＱ
２のベース電極間の抵抗Ｒ４、出力抵抗Ｒ１〜Ｒ３、バ
イアス抵抗Ｒ５、並びにオペアンプ（演算増幅器）ＯＰ
１を備えて構成されている。
【００１９】オペアンプＯＰ１は、大まかに差動増幅
部、定電流源部であるカレントミラー回路、基準電圧を
生成するバイアス回路を備えて構成されている。即ち、
トランジスタＱ１８及びＱ１９を含む差動増幅部、トラ
ンジスタＱ１１〜Ｑ１５及びＱ２１〜Ｑ２４を含む定電
流源部、並びに、トランジスタＱ１６，Ｑ１７，及びＱ
２５を含むバイアス回路である。
部、定電流源部であるカレントミラー回路、基準電圧を
生成するバイアス回路を備えて構成されている。即ち、
トランジスタＱ１８及びＱ１９を含む差動増幅部、トラ
ンジスタＱ１１〜Ｑ１５及びＱ２１〜Ｑ２４を含む定電
流源部、並びに、トランジスタＱ１６，Ｑ１７，及びＱ
２５を含むバイアス回路である。
【００２０】本実施例の基準電圧発生回路では、サブＰ
ＮＰトランジスタＱ１及びＱ２のエミッタ電極に一定の
電流を流し、そのエミッタ電極に発生する電位差をオペ
アンプＯＰ１に入力し、オペアンプＯＰ１の出力をサブ
ＰＮＰトランジスタＱ２のベース電極と抵抗Ｒ４（抵抗
Ｒ４を経てサブＰＮＰトランジスタＱ１）に与え、サブ
ＰＮＰトランジスタＱ１及びＱ２のエミッタ電圧が同じ
になるようにフィードバックをかけている。
ＮＰトランジスタＱ１及びＱ２のエミッタ電極に一定の
電流を流し、そのエミッタ電極に発生する電位差をオペ
アンプＯＰ１に入力し、オペアンプＯＰ１の出力をサブ
ＰＮＰトランジスタＱ２のベース電極と抵抗Ｒ４（抵抗
Ｒ４を経てサブＰＮＰトランジスタＱ１）に与え、サブ
ＰＮＰトランジスタＱ１及びＱ２のエミッタ電圧が同じ
になるようにフィードバックをかけている。
【００２１】これにより、出力電圧Ｖout として、温度
変化にかかわらず常に一定のバンドギャップ電圧ＶBG1
が出力されるようになる。この時、抵抗Ｒ４には絶対温
度に比例した電流が流れるため、温度依存電圧ＶT に
は、絶対温度に比例した電圧が発生する。
変化にかかわらず常に一定のバンドギャップ電圧ＶBG1
が出力されるようになる。この時、抵抗Ｒ４には絶対温
度に比例した電流が流れるため、温度依存電圧ＶT に
は、絶対温度に比例した電圧が発生する。
【００２２】以上説明したように、本実施例の基準電圧
発生回路によれば、ＣＭＯＳプロセスを用いて温度特性
が一定で高精度の出力電圧を生成する半導体集積回路
（基準電圧発生回路）を実現できる。従って、従来のよ
うに別（バイポーラ）プロセスを用いることなく実現で
きるので簡単に１チップ化が可能となり、より小面積で
低コストな半導体集積回路を提供できる。
発生回路によれば、ＣＭＯＳプロセスを用いて温度特性
が一定で高精度の出力電圧を生成する半導体集積回路
（基準電圧発生回路）を実現できる。従って、従来のよ
うに別（バイポーラ）プロセスを用いることなく実現で
きるので簡単に１チップ化が可能となり、より小面積で
低コストな半導体集積回路を提供できる。
【００２３】尚、以上の説明ではｐ型基板によるＣＭＯ
Ｓプロセスを用いたが、ｎ型基板を用いて２つのサブｎ
ｐｎトランジスタを構成し、同様の回路構成で基準電圧
発生回路を実現することも可能である。
Ｓプロセスを用いたが、ｎ型基板を用いて２つのサブｎ
ｐｎトランジスタを構成し、同様の回路構成で基準電圧
発生回路を実現することも可能である。
【００２４】次に、図３に本発明の第２実施例に係るレ
ギュレータの構成図を示す。同図において、本実施例の
レギュレータは、第１実施例の基準電圧発生回路１１、
及びリファレンス電圧ＶREF を発生するリファレンス電
圧発生回路１２を備えて構成されている。
ギュレータの構成図を示す。同図において、本実施例の
レギュレータは、第１実施例の基準電圧発生回路１１、
及びリファレンス電圧ＶREF を発生するリファレンス電
圧発生回路１２を備えて構成されている。
【００２５】図４は本実施例で用いるリファレンス電圧
発生回路１２の回路図である。同図において、リファレ
ンス電圧発生回路１２は、大まかに、基準電流を作成す
る基準電流作成部、定電流源部であるカレントミラー回
路、差動増幅部、リファレンス電圧出力ＶREF を駆動す
る駆動部、駆動部を補助する駆動補助部、及び基準電圧
を作成するバイアス回路を備えて構成されている。
発生回路１２の回路図である。同図において、リファレ
ンス電圧発生回路１２は、大まかに、基準電流を作成す
る基準電流作成部、定電流源部であるカレントミラー回
路、差動増幅部、リファレンス電圧出力ＶREF を駆動す
る駆動部、駆動部を補助する駆動補助部、及び基準電圧
を作成するバイアス回路を備えて構成されている。
【００２６】即ち、トランジスタＱ３１及びＱ３２を含
む基準電流作成部、トランジスタＱ３３及びＱ３４，並
びにＱ３２及びＱ４６〜Ｑ４８を含む定電流源部、トラ
ンジスタＱ３９及びＱ４０を含む差動増幅部、トランジ
スタＱ３８を含む駆動部、トランジスタＱ３５〜Ｑ３７
を含む駆動補助部、並びに、抵抗Ｒ２２及びＲ２３を含
むバイアス回路である。尚、Ｃ１２は位相補償用コンデ
ンサである。
む基準電流作成部、トランジスタＱ３３及びＱ３４，並
びにＱ３２及びＱ４６〜Ｑ４８を含む定電流源部、トラ
ンジスタＱ３９及びＱ４０を含む差動増幅部、トランジ
スタＱ３８を含む駆動部、トランジスタＱ３５〜Ｑ３７
を含む駆動補助部、並びに、抵抗Ｒ２２及びＲ２３を含
むバイアス回路である。尚、Ｃ１２は位相補償用コンデ
ンサである。
【００２７】以上のように構成することにより、ＬＳＩ
で使用する場合に、リファレンス電圧ＶREF の他、温度
変化にかかわらず一定のバンドギャップ電圧ＶBG1 、及
び絶対温度に比例した温度依存電圧ＶT を発生させ得
る、温度特性の優れたレギュレータを実現できる。
で使用する場合に、リファレンス電圧ＶREF の他、温度
変化にかかわらず一定のバンドギャップ電圧ＶBG1 、及
び絶対温度に比例した温度依存電圧ＶT を発生させ得
る、温度特性の優れたレギュレータを実現できる。
【００２８】次に、図５及び図６に本発明の第３実施例
に係る温度計の構成図を示す。図５は本実施例の温度計
における各種電圧を発生する部分の構成図であり、図６
は各種電圧に基づいて温度データを生成する部分の構成
図である。
に係る温度計の構成図を示す。図５は本実施例の温度計
における各種電圧を発生する部分の構成図であり、図６
は各種電圧に基づいて温度データを生成する部分の構成
図である。
【００２９】図５の構成部分は、第２実施例のレギュレ
ータ（第１実施例の基準電圧発生回路及びリファレンス
電圧発生回路１２）、温度基準信号Ｖb を発生する温度
基準信号発生回路、並びに、リファレンス電圧ＶREF ，
１１／２０ＶREF ，及び１／２ＶREF を生成する分圧回
路を備えている。温度基準信号発生回路は抵抗Ｒ６及び
トランジスタＱ５から構成され、分圧回路は抵抗Ｒ７〜
Ｒ９から構成されている。
ータ（第１実施例の基準電圧発生回路及びリファレンス
電圧発生回路１２）、温度基準信号Ｖb を発生する温度
基準信号発生回路、並びに、リファレンス電圧ＶREF ，
１１／２０ＶREF ，及び１／２ＶREF を生成する分圧回
路を備えている。温度基準信号発生回路は抵抗Ｒ６及び
トランジスタＱ５から構成され、分圧回路は抵抗Ｒ７〜
Ｒ９から構成されている。
【００３０】つまり、レギュレータからはリファレンス
電圧ＶREF 、及び絶対温度に比例した温度依存電圧ＶT
を発生させ、温度基準信号発生回路からは温度基準信号
Ｖbを発生させ、分圧回路ではリファレンス電圧ＶREF
を分圧してリファレンス電圧１１／２０ＶREF 及び１／
２ＶREF を生成している。
電圧ＶREF 、及び絶対温度に比例した温度依存電圧ＶT
を発生させ、温度基準信号発生回路からは温度基準信号
Ｖbを発生させ、分圧回路ではリファレンス電圧ＶREF
を分圧してリファレンス電圧１１／２０ＶREF 及び１／
２ＶREF を生成している。
【００３１】また図６の構成部分は、Ａ／Ｄコンバータ
ＡＤ１、演算増幅部、コンパレータＣＯＭ、ＮＯＲゲー
トＧ１、カウンタ１３、及びデータメモリ１４を備えて
いる。
ＡＤ１、演算増幅部、コンパレータＣＯＭ、ＮＯＲゲー
トＧ１、カウンタ１３、及びデータメモリ１４を備えて
いる。
【００３２】Ａ／ＤコンバータＡＤ１を構成する演算回
路ＡＵは積分回路であり、コンデンサＣ１及びＣ２、ス
イッチＳＷ１〜ＳＷ３、及びオペアンプＯＰ２から構成
され、演算増幅部は、抵抗Ｒ１１及びＲ１２、並びにオ
ペアンプＯＰ３から構成されている。
路ＡＵは積分回路であり、コンデンサＣ１及びＣ２、ス
イッチＳＷ１〜ＳＷ３、及びオペアンプＯＰ２から構成
され、演算増幅部は、抵抗Ｒ１１及びＲ１２、並びにオ
ペアンプＯＰ３から構成されている。
【００３３】Ａ／ＤコンバータＡＤ１では、スイッチＳ
Ｗ１〜ＳＷ３は制御信号ｓｃ１〜ｓｃ３で開閉制御され
ており、図７（ａ）〜（ｃ）に示すような制御信号ｓｃ
１〜ｓｃ３の電圧波形により、スイッチＳＷ１及びＳＷ
２を交互にＯＮ／ＯＦＦ（同時にはＯＮ／ＯＦＦさせな
い）させる。尚、スイッチＳＷ３は、Ａ／Ｄコンバータ
ＡＤ１の初期リセット用スイッチであり、Ａ／Ｄ変換動
作を開始する時、スイッチＳＷ３は制御信号ｓｃ３によ
りＯＦＦされる。
Ｗ１〜ＳＷ３は制御信号ｓｃ１〜ｓｃ３で開閉制御され
ており、図７（ａ）〜（ｃ）に示すような制御信号ｓｃ
１〜ｓｃ３の電圧波形により、スイッチＳＷ１及びＳＷ
２を交互にＯＮ／ＯＦＦ（同時にはＯＮ／ＯＦＦさせな
い）させる。尚、スイッチＳＷ３は、Ａ／Ｄコンバータ
ＡＤ１の初期リセット用スイッチであり、Ａ／Ｄ変換動
作を開始する時、スイッチＳＷ３は制御信号ｓｃ３によ
りＯＦＦされる。
【００３４】スイッチＳＷ１及びＳＷ２による交互のＯ
Ｎ／ＯＦＦ動作により、Ａ／ＤコンバータＡＤ１の出力
であるノードＡ点の電圧Ｖ(A) が、図７（ｄ）に示すよ
うに、リファレンス電圧ＶREF とコンデンサＣ１及びＣ
２の容量比で決まる一定の電圧刻みstepで下がって行
く。ここに、 電圧刻みstep＝（ＶREF ／１０）・（Ｃ１／Ｃ２） （１） である。
Ｎ／ＯＦＦ動作により、Ａ／ＤコンバータＡＤ１の出力
であるノードＡ点の電圧Ｖ(A) が、図７（ｄ）に示すよ
うに、リファレンス電圧ＶREF とコンデンサＣ１及びＣ
２の容量比で決まる一定の電圧刻みstepで下がって行
く。ここに、 電圧刻みstep＝（ＶREF ／１０）・（Ｃ１／Ｃ２） （１） である。
【００３５】一方、演算増幅部では、抵抗Ｒ１１及びＲ
１２は同じ抵抗値を持つ（Ｒ１１＝Ｒ１２）ので、演算
増幅部の出力であるノードＢ点の電圧Ｖ(B) は、２Ｖb
−Ｖ T の絶対温度に比例した電圧となる。図８に、絶対
温度に比例した温度依存電圧ＶT 、温度基準信号Ｖb 、
及びノードＢ点の電圧Ｖ(B) の温度特性（シミュレーシ
ョン実験の結果）を示す。ノードＢ点の電圧Ｖ(B) は、
常温Ｔa ＝２５［℃］で６５０［ｍＶ］であり、温度変
化の傾きは−４［ｍＶ／℃］である。
１２は同じ抵抗値を持つ（Ｒ１１＝Ｒ１２）ので、演算
増幅部の出力であるノードＢ点の電圧Ｖ(B) は、２Ｖb
−Ｖ T の絶対温度に比例した電圧となる。図８に、絶対
温度に比例した温度依存電圧ＶT 、温度基準信号Ｖb 、
及びノードＢ点の電圧Ｖ(B) の温度特性（シミュレーシ
ョン実験の結果）を示す。ノードＢ点の電圧Ｖ(B) は、
常温Ｔa ＝２５［℃］で６５０［ｍＶ］であり、温度変
化の傾きは−４［ｍＶ／℃］である。
【００３６】コンパレータＣＯＭでは、ノードＡ点の電
圧Ｖ(A) とノードＢ点の電圧Ｖ(B)とが比較されて、Ｖ
(A) ＜Ｖ(B) となった時にコンパレータＣＯＭの出力st
opが“Ｈ”レベルになる（図７（ｅ）参照）。
圧Ｖ(A) とノードＢ点の電圧Ｖ(B)とが比較されて、Ｖ
(A) ＜Ｖ(B) となった時にコンパレータＣＯＭの出力st
opが“Ｈ”レベルになる（図７（ｅ）参照）。
【００３７】またカウンタ１３では、制御信号ｓｃ１及
びｓｃ２に同期したクロックＣＬＫを、Ａ／Ｄコンバー
タＡＤ１のＡ／Ｄ変換動作が開始して以来、計数し続け
ている。コンパレータＣＯＭの出力stopが“Ｈ”レベル
になった時点で、ゲート回路Ｇ１によりクロックＣＬＫ
の供給が禁止されてカウンタ１３の計数動作は停止す
る。
びｓｃ２に同期したクロックＣＬＫを、Ａ／Ｄコンバー
タＡＤ１のＡ／Ｄ変換動作が開始して以来、計数し続け
ている。コンパレータＣＯＭの出力stopが“Ｈ”レベル
になった時点で、ゲート回路Ｇ１によりクロックＣＬＫ
の供給が禁止されてカウンタ１３の計数動作は停止す
る。
【００３８】つまり、コンパレータＣＯＭはノードＡ点
の電圧Ｖ(A) とノードＢ点の電圧Ｖ (B) の比較によりカ
ウンタ１３の計数期間を定めていることとなる。該一定
期間計数されたカウンタ１３出力は、データメモリ１４
に対するアドレスとして供給される。データメモリ１４
内に予めアドレス対応に温度データを記憶しておけば、
データメモリ１４からカウンタ１３の計数値に応じた温
度データを得ることができる。
の電圧Ｖ(A) とノードＢ点の電圧Ｖ (B) の比較によりカ
ウンタ１３の計数期間を定めていることとなる。該一定
期間計数されたカウンタ１３出力は、データメモリ１４
に対するアドレスとして供給される。データメモリ１４
内に予めアドレス対応に温度データを記憶しておけば、
データメモリ１４からカウンタ１３の計数値に応じた温
度データを得ることができる。
【００３９】例えば、−４０［℃］〜＋８５［℃］を１
１［bit ］で分割すると、前記電圧刻み１step当り０．
０６１［℃］である。また上述したように、ノードＢ点
の電圧Ｖ(B) の温度変化の傾きは−４［ｍＶ／℃］であ
るので、電圧刻み１stepは４×０．０６１＝０．２４４
［ｍＶ］となる。（１）式から （ＶREF ／１０）・（Ｃ１／Ｃ２）＝０．２４４ となり、従ってコンデンサＣ１及びＣ２の容量比はＣ１
／Ｃ２＝１／５０４であればよいこととなる。
１［bit ］で分割すると、前記電圧刻み１step当り０．
０６１［℃］である。また上述したように、ノードＢ点
の電圧Ｖ(B) の温度変化の傾きは−４［ｍＶ／℃］であ
るので、電圧刻み１stepは４×０．０６１＝０．２４４
［ｍＶ］となる。（１）式から （ＶREF ／１０）・（Ｃ１／Ｃ２）＝０．２４４ となり、従ってコンデンサＣ１及びＣ２の容量比はＣ１
／Ｃ２＝１／５０４であればよいこととなる。
【００４０】以上説明したように本実施例の温度計によ
れば、ＣＭＯＳプロセスを用いて高精度の温度計を実現
できる。また、１つのプロセスを用いて実現できるので
１チップ化を容易に実現でき、より小面積で低コストな
温度計を提供できる。
れば、ＣＭＯＳプロセスを用いて高精度の温度計を実現
できる。また、１つのプロセスを用いて実現できるので
１チップ化を容易に実現でき、より小面積で低コストな
温度計を提供できる。
【００４１】
【発明の効果】以上のように本発明の半導体集積回路に
よれば、サブトランジスタの出力側に発生する電位差を
制御回路に入力し、制御回路の出力をサブトランジスタ
のベース電極と抵抗を経てもう一方のサブトランジスタ
に与えて、サブトランジスタの出力側に発生する電位差
が無くなるようにフィードバックをかけ、当該回路の出
力として温度変化にかかわらず一定な電圧を出力するこ
ととしたので、ＣＭＯＳプロセスを用いても温度特性が
一定で高精度の出力電圧を生成する半導体集積回路（基
準電圧発生回路）を実現でき、簡単に１チップ化が可能
となり、より小面積で低コストな半導体集積回路を提供
することができる。
よれば、サブトランジスタの出力側に発生する電位差を
制御回路に入力し、制御回路の出力をサブトランジスタ
のベース電極と抵抗を経てもう一方のサブトランジスタ
に与えて、サブトランジスタの出力側に発生する電位差
が無くなるようにフィードバックをかけ、当該回路の出
力として温度変化にかかわらず一定な電圧を出力するこ
ととしたので、ＣＭＯＳプロセスを用いても温度特性が
一定で高精度の出力電圧を生成する半導体集積回路（基
準電圧発生回路）を実現でき、簡単に１チップ化が可能
となり、より小面積で低コストな半導体集積回路を提供
することができる。
【００４２】また、本発明のレギュレータによれば、請
求項１に記載の半導体集積回路（基準電圧発生回路）を
備えて構成することとしたので、温度特性が一定で高精
度の出力電圧を出力し得るレギュレータを提供すること
ができる。
求項１に記載の半導体集積回路（基準電圧発生回路）を
備えて構成することとしたので、温度特性が一定で高精
度の出力電圧を出力し得るレギュレータを提供すること
ができる。
【００４３】更に、本発明の温度計によれば、請求項１
に記載の半導体集積回路または請求項２に記載のレギュ
レータから温度特性が一定である出力電圧を生成し、演
算回路ＡＵによりリファレンス電圧を計時パルスに基づ
いて一定の電圧刻みで減少させ、比較手段により演算回
路の出力電圧と温度に依存した電圧とを比較して一定期
間を定め、該一定期間の間、計時パルスを計数したカウ
ンタを有したＡ／Ｄコンバータ出力をアドレスとして、
データメモリから対応する温度データを得ることとした
ので、ＣＭＯＳプロセスを用いて高精度の温度計を実現
でき、また、１つのプロセスを用いて実現できるので１
チップ化を容易に実現でき、より小面積で低コストな温
度計を提供することができる。
に記載の半導体集積回路または請求項２に記載のレギュ
レータから温度特性が一定である出力電圧を生成し、演
算回路ＡＵによりリファレンス電圧を計時パルスに基づ
いて一定の電圧刻みで減少させ、比較手段により演算回
路の出力電圧と温度に依存した電圧とを比較して一定期
間を定め、該一定期間の間、計時パルスを計数したカウ
ンタを有したＡ／Ｄコンバータ出力をアドレスとして、
データメモリから対応する温度データを得ることとした
ので、ＣＭＯＳプロセスを用いて高精度の温度計を実現
でき、また、１つのプロセスを用いて実現できるので１
チップ化を容易に実現でき、より小面積で低コストな温
度計を提供することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例に係る半導体集積回路（基
準電圧発生回路）の構成図である。
準電圧発生回路）の構成図である。
【図３】本発明の第２実施例に係るレギュレータの構成
図である。
図である。
【図４】第２実施例のレギュレータにおけるリファレン
ス電圧発生回路の回路図である。
ス電圧発生回路の回路図である。
【図５】本発明の第３実施例に係る温度計における各種
電圧を発生する部分の部分構成図である。
電圧を発生する部分の部分構成図である。
【図６】第３実施例の温度計における各種電圧に基づい
て温度データを生成する部分の部分構成図である。
て温度データを生成する部分の部分構成図である。
【図７】第３実施例の温度計における各種信号の電圧波
形図である。
形図である。
【図８】第３実施例の温度計における温度依存電圧
ＶT 、温度基準信号Ｖb 、及びノードＢ点の電圧Ｖ(B)
の温度特性図である。
ＶT 、温度基準信号Ｖb 、及びノードＢ点の電圧Ｖ(B)
の温度特性図である。
【図９】従来の基準電圧発生回路の回路図である。
１１…半導体集積回路（基準電圧発生回路） １２…リファレンス電圧発生回路１２ １１／２０ＶREF ，１／２ＶREF …分圧されたリファレ
ンス電圧 １３…カウンタ １４…データメモリ ２１…定電流回路（カレントミラー回路） Ａ，Ｂ…ノード ＡＤ１…Ａ／Ｄコンバータ Ｃ１，Ｃ２，Ｃ１１…コンデンサ Ｃ１２…位相補償用コンデンサ ＣＯＭ…コンパレータ（比較手段） ＣＬＫ…クロック Ｇ１…ＮＯＲゲート ＧＮＤ…接地電位 ＯＰ１…演算増幅器（制御回路），オペアンプ ＯＰ２，ＯＰ３，ＯＰ４…オペアンプ Ｑ１，Ｑ２…サブトランジスタ，サブＰＮＰトランジス
タ Ｑ３，Ｑ４…ＮＰＮトランジスタ Ｑ５〜Ｑ４８…トランジスタ Ｒ１〜Ｒ３…出力抵抗 Ｒ４…ベース電極間抵抗 Ｒ５…バイアス抵抗 Ｒ６〜Ｒ１２，Ｒ２１〜Ｒ２３，Ｒ３１，Ｒ３２…抵抗 Ｓ…ソース電極 ＳＷ１〜ＳＷ３…スイッチ ＶT …温度依存電圧 Ｖb …温度基準信号 Ｖcc…電源 Ｖout …出力電圧 ＶBG1 …バンドギャップ電圧 ＶREF …リファレンス電圧 Ｖ(A) …ノードＡ点の電圧（Ａ／ＤコンバータＡＤ１の
出力） Ｖ(B) …ノードＢ点の電圧（演算増幅部の出力） ｓｃ１〜ｓｃ３…制御信号 adr …アドレス data…温度データ step…電圧刻み stop…カウンタストップ信号
ンス電圧 １３…カウンタ １４…データメモリ ２１…定電流回路（カレントミラー回路） Ａ，Ｂ…ノード ＡＤ１…Ａ／Ｄコンバータ Ｃ１，Ｃ２，Ｃ１１…コンデンサ Ｃ１２…位相補償用コンデンサ ＣＯＭ…コンパレータ（比較手段） ＣＬＫ…クロック Ｇ１…ＮＯＲゲート ＧＮＤ…接地電位 ＯＰ１…演算増幅器（制御回路），オペアンプ ＯＰ２，ＯＰ３，ＯＰ４…オペアンプ Ｑ１，Ｑ２…サブトランジスタ，サブＰＮＰトランジス
タ Ｑ３，Ｑ４…ＮＰＮトランジスタ Ｑ５〜Ｑ４８…トランジスタ Ｒ１〜Ｒ３…出力抵抗 Ｒ４…ベース電極間抵抗 Ｒ５…バイアス抵抗 Ｒ６〜Ｒ１２，Ｒ２１〜Ｒ２３，Ｒ３１，Ｒ３２…抵抗 Ｓ…ソース電極 ＳＷ１〜ＳＷ３…スイッチ ＶT …温度依存電圧 Ｖb …温度基準信号 Ｖcc…電源 Ｖout …出力電圧 ＶBG1 …バンドギャップ電圧 ＶREF …リファレンス電圧 Ｖ(A) …ノードＡ点の電圧（Ａ／ＤコンバータＡＤ１の
出力） Ｖ(B) …ノードＢ点の電圧（演算増幅部の出力） ｓｃ１〜ｓｃ３…制御信号 adr …アドレス data…温度データ step…電圧刻み stop…カウンタストップ信号
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082
Claims (3)
- 【請求項１】 エミッタ面積の異なる２つのサブトラン
ジスタ（Ｑ１及びＱ２）と、 前記２つのサブトランジスタ（Ｑ１及びＱ２）のベース
電極間に接続される抵抗（Ｒ４）と、 前記２つのサブトランジスタ（Ｑ１及びＱ２）の出力電
圧を前記ベース電極にフィードバックして、前記２つの
サブトランジスタ（Ｑ１及びＱ２）のエミッタ電極に一
定電流を流す制御回路（ＯＰ１）と有し、 温度依存性の無い一定電圧（ＶBGI ）及び絶対温度に比
例した電圧（ＶT ）を出力することを特徴とする半導体
集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路を有
し、温度依存性の無い一定電圧（ＶBGI ）及び絶対温度
に比例した電圧（ＶT ）を出力することを特徴とするレ
ギュレータ。 - 【請求項３】 請求項１に記載の半導体集積回路または
請求項２に記載のレギュレータと、 所定のリファレンス電圧（ＶREF ）を計時パルスに基づ
き一定の電圧刻みで減少させる演算回路（ＡＵ）と、 前記演算回路の出力電圧と温度に依存した電圧（ＶT ）
とを比較して一定期間を定める比較手段（ＣＯＭ）と、 前記一定期間の間、前記計時パルスを計数するカウンタ
（１３）を有するＡ／Ｄコンバータ（ＡＤ１）と、 前記Ａ／Ｄコンバータ（ＡＤ１）出力をアドレスとして
対応する温度データを保持するデータメモリ（１４）と
を有することを特徴とする温度計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105322A JPH07321288A (ja) | 1994-05-19 | 1994-05-19 | 半導体集積回路、並びにそれを用いたレギュレータ及び温度計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6105322A JPH07321288A (ja) | 1994-05-19 | 1994-05-19 | 半導体集積回路、並びにそれを用いたレギュレータ及び温度計 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321288A true JPH07321288A (ja) | 1995-12-08 |
Family
ID=14404485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6105322A Pending JPH07321288A (ja) | 1994-05-19 | 1994-05-19 | 半導体集積回路、並びにそれを用いたレギュレータ及び温度計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321288A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078954B2 (en) | 2002-03-20 | 2006-07-18 | Ricoh Company, Ltd. | Temperature sensing circuit |
| JP2006286678A (ja) * | 2005-03-31 | 2006-10-19 | Renesas Technology Corp | 半導体集積回路装置 |
| CN107894804A (zh) * | 2017-12-26 | 2018-04-10 | 上海新进半导体制造有限公司 | 一种带隙基准稳压源及改善其负载响应特性的系统 |
-
1994
- 1994-05-19 JP JP6105322A patent/JPH07321288A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078954B2 (en) | 2002-03-20 | 2006-07-18 | Ricoh Company, Ltd. | Temperature sensing circuit |
| US7592854B2 (en) | 2002-03-20 | 2009-09-22 | Ricoh Company, Ltd. | Temperature sensing circuit |
| JP2006286678A (ja) * | 2005-03-31 | 2006-10-19 | Renesas Technology Corp | 半導体集積回路装置 |
| CN107894804A (zh) * | 2017-12-26 | 2018-04-10 | 上海新进半导体制造有限公司 | 一种带隙基准稳压源及改善其负载响应特性的系统 |
| CN107894804B (zh) * | 2017-12-26 | 2023-10-24 | 上海新进芯微电子有限公司 | 一种带隙基准稳压源及改善其负载响应特性的系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030527 |