JPH06338786A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH06338786A JPH06338786A JP5129444A JP12944493A JPH06338786A JP H06338786 A JPH06338786 A JP H06338786A JP 5129444 A JP5129444 A JP 5129444A JP 12944493 A JP12944493 A JP 12944493A JP H06338786 A JPH06338786 A JP H06338786A
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- JP
- Japan
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- voltage
- clock
- microcomputer
- frequency
- discharging
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Abstract
(57)【要約】
【目的】 本発明は、ＰＬＬ回路を形成する分周器がデ
ッドロック状態となるのを防止できるマイクロコンピュ
ータを提供することを目的とする。 【構成】 本発明によれば、マイクロコンピュータのリ
セット電圧ＲＳＴ、又は、分周器（７）が分周動作を停
止した時のＣＰＵ（１１）の充電制御電圧ＤＣＧに応じ
て、充放電回路（５）（６）の放電路に介在するトラン
スミッションゲート（９）を介して充放電回路（５）
（６）を強制的に放電させ、これより、分周器（７）の
デッドロックを防止している。
ッドロック状態となるのを防止できるマイクロコンピュ
ータを提供することを目的とする。 【構成】 本発明によれば、マイクロコンピュータのリ
セット電圧ＲＳＴ、又は、分周器（７）が分周動作を停
止した時のＣＰＵ（１１）の充電制御電圧ＤＣＧに応じ
て、充放電回路（５）（６）の放電路に介在するトラン
スミッションゲート（９）を介して充放電回路（５）
（６）を強制的に放電させ、これより、分周器（７）の
デッドロックを防止している。
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器を含む
ＰＬＬ（Phase Locked Loop）回路を内蔵したマイクロ
コンピュータに関する。
ＰＬＬ（Phase Locked Loop）回路を内蔵したマイクロ
コンピュータに関する。
【０００２】
【従来の技術】米国では、難聴者でもテレビ放送を十分
に楽しめる様に、放送中の人物の喋り言葉をリアルタイ
ムで字幕表示するクローズドキャプション機能を搭載し
たテレビ受像機が販売されている。字幕表示の為のキャ
プションデータは映像信号の垂直帰線期間に存在する２
１本目の水平走査期間（２１Ｈ）に重畳している。そし
て、映像信号のペデスタルレベルを或る電圧にクランプ
し、該ペデスタルレベルから或る値だけ離れた電圧でキ
ャプションデータをスライスして該スライスレベルを境
に「０」又は「１」となる複数ビットデータを発生し、
この複数ビットデータに信号処理を施すことにより字幕
表示を実現している。
に楽しめる様に、放送中の人物の喋り言葉をリアルタイ
ムで字幕表示するクローズドキャプション機能を搭載し
たテレビ受像機が販売されている。字幕表示の為のキャ
プションデータは映像信号の垂直帰線期間に存在する２
１本目の水平走査期間（２１Ｈ）に重畳している。そし
て、映像信号のペデスタルレベルを或る電圧にクランプ
し、該ペデスタルレベルから或る値だけ離れた電圧でキ
ャプションデータをスライスして該スライスレベルを境
に「０」又は「１」となる複数ビットデータを発生し、
この複数ビットデータに信号処理を施すことにより字幕
表示を実現している。
【０００３】キャプションデータは数百ＫＨｚ（例えば
５０３ＫＨｚ）の周波数で２１Ｈに重畳する様になって
いる。また、「０」又は「１」の複数ビットデータは基
準クロックに同期してデジタル信号処理される様になっ
ている。その為、現フレームのキャプションデータに対
応する複数ビットデータのデジタル信号処理が、次フレ
ームのキャプションデータに対応する複数ビットデータ
のデジタル信号処理まで遅れて悪影響を与えない様に、
複数ビットデータは５０３ＫＨｚの２倍のラッチクロッ
クに同期して複数のラッチ回路に一旦保持された後にデ
ジタル信号処理される形態となっている。尚、キャプシ
ョンデータをスライスする点は本件出願人による特願平
５−４８０４０号に記載されている。
５０３ＫＨｚ）の周波数で２１Ｈに重畳する様になって
いる。また、「０」又は「１」の複数ビットデータは基
準クロックに同期してデジタル信号処理される様になっ
ている。その為、現フレームのキャプションデータに対
応する複数ビットデータのデジタル信号処理が、次フレ
ームのキャプションデータに対応する複数ビットデータ
のデジタル信号処理まで遅れて悪影響を与えない様に、
複数ビットデータは５０３ＫＨｚの２倍のラッチクロッ
クに同期して複数のラッチ回路に一旦保持された後にデ
ジタル信号処理される形態となっている。尚、キャプシ
ョンデータをスライスする点は本件出願人による特願平
５−４８０４０号に記載されている。
【０００４】さて、前記ラッチクロックは、キャプショ
ン文字を水平方向に表示するのに用いるドットクロック
を分周して得るものであり、該ドットクロックの源とな
る発振クロックは非常に高周波数（２８ＭＨｚ）であ
る。従って、水晶、セラミック等の個別振動子を含む発
振回路では、この様な高周波数の発振クロックを発生で
きない。そこで、従来は、電圧制御発振器（ＶＣＯ）を
含むＰＬＬ回路を設け、数十ＭＨｚ以上の発振クロック
を発生し、該発振クロックを分周してラッチクロックを
生成していた。
ン文字を水平方向に表示するのに用いるドットクロック
を分周して得るものであり、該ドットクロックの源とな
る発振クロックは非常に高周波数（２８ＭＨｚ）であ
る。従って、水晶、セラミック等の個別振動子を含む発
振回路では、この様な高周波数の発振クロックを発生で
きない。そこで、従来は、電圧制御発振器（ＶＣＯ）を
含むＰＬＬ回路を設け、数十ＭＨｚ以上の発振クロック
を発生し、該発振クロックを分周してラッチクロックを
生成していた。
【０００５】
【発明が解決しようとする課題】前記ＰＬＬ回路は、電
圧制御発振器の制御電圧を決定する積分回路（充放電回
路）と、発振クロックを分周する分周器と、基本クロッ
ク及び分周クロックを位相比較する位相比較器と、電源
及びアース間に直列接続され位相比較器の出力に応じて
相補的に導通して積分回路の充放電を制御する２個のト
ランジスタとを含み、積分回路の積分値に応じて発振周
波数が変動する発振クロックを発生できる様になってい
る。
圧制御発振器の制御電圧を決定する積分回路（充放電回
路）と、発振クロックを分周する分周器と、基本クロッ
ク及び分周クロックを位相比較する位相比較器と、電源
及びアース間に直列接続され位相比較器の出力に応じて
相補的に導通して積分回路の充放電を制御する２個のト
ランジスタとを含み、積分回路の積分値に応じて発振周
波数が変動する発振クロックを発生できる様になってい
る。
【０００６】一般に、キャプションデータのスライス及
びデジタル信号処理はマイクロコンピュータで実現され
ており、これに伴い、ＰＬＬ回路はマイクロコンピュー
タに内蔵されている。しかしながら、位相比較器の出力
が２個のトランジスタの入力と直接接続されているので
マイクロコンピュータのリセット時に２個のトランジス
タの動作状態が不定となったり、積分回路が外部要因を
受けて誤動作したりする不都合を生じる。例えば、積分
回路が充電を行う側のトランジスタが導通し、積分回路
が過充電を起こすと、電圧制御発振器は極めて高い制御
電圧に応じて極めて高い発振周波数の発振クロックを発
生してしまう。分周器は該発振クロックを分周しようと
するが、分周器自体がＣＭＯＳ構造を有する為に分周動
作が該発振クロックに追従できなくなり、最終的にデッ
ドロック状態に陥ってしまう。すると、マイクロコンピ
ュータをリセット解除してもＰＬＬ動作を実行できなく
なってしまう問題があった。
びデジタル信号処理はマイクロコンピュータで実現され
ており、これに伴い、ＰＬＬ回路はマイクロコンピュー
タに内蔵されている。しかしながら、位相比較器の出力
が２個のトランジスタの入力と直接接続されているので
マイクロコンピュータのリセット時に２個のトランジス
タの動作状態が不定となったり、積分回路が外部要因を
受けて誤動作したりする不都合を生じる。例えば、積分
回路が充電を行う側のトランジスタが導通し、積分回路
が過充電を起こすと、電圧制御発振器は極めて高い制御
電圧に応じて極めて高い発振周波数の発振クロックを発
生してしまう。分周器は該発振クロックを分周しようと
するが、分周器自体がＣＭＯＳ構造を有する為に分周動
作が該発振クロックに追従できなくなり、最終的にデッ
ドロック状態に陥ってしまう。すると、マイクロコンピ
ュータをリセット解除してもＰＬＬ動作を実行できなく
なってしまう問題があった。
【０００７】そこで、本発明は、ＰＬＬ回路を形成する
分周器がデッドロック状態となるのを防止できるマイク
ロコンピュータを提供することを目的とする。
分周器がデッドロック状態となるのを防止できるマイク
ロコンピュータを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、制御電圧に応じた発振周波数の発振クロックを発
生する電圧制御発振器と、第１及び第２電源間に直列接
続され相補的に導通する第１及び第２トランジスタと、
前記第１及び第２トランジスタの接続点電圧に応じて充
放電を行い、この時の充放電電圧を前記電圧制御発振器
の制御電圧とする充放電回路と、前記発振クロックを分
周し、基本クロックと同じ周波数の分周クロックを発生
する分周器と、前記基本クロック及び前記分周クロック
を位相比較し、前記分周クロックの位相進み又は位相遅
れに応じて前記第１及び第２トランジスタを相補的に導
通する為の位相比較電圧を発生する位相比較器と、前記
分周器が分周動作を停止したことを検出する検出回路
と、前記検出回路の検出電圧又はリセット電圧に応じ
て、前記充放電回路の放電路を導通又は遮断するゲート
と、を備え、少なくともリセット時及び前記分周器が前
記発振クロックに追従できずに分周クロックを停止した
異常時に、前記ゲートを介して前記充放電回路を強制的
に放電させる点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、制御電圧に応じた発振周波数の発振クロックを発
生する電圧制御発振器と、第１及び第２電源間に直列接
続され相補的に導通する第１及び第２トランジスタと、
前記第１及び第２トランジスタの接続点電圧に応じて充
放電を行い、この時の充放電電圧を前記電圧制御発振器
の制御電圧とする充放電回路と、前記発振クロックを分
周し、基本クロックと同じ周波数の分周クロックを発生
する分周器と、前記基本クロック及び前記分周クロック
を位相比較し、前記分周クロックの位相進み又は位相遅
れに応じて前記第１及び第２トランジスタを相補的に導
通する為の位相比較電圧を発生する位相比較器と、前記
分周器が分周動作を停止したことを検出する検出回路
と、前記検出回路の検出電圧又はリセット電圧に応じ
て、前記充放電回路の放電路を導通又は遮断するゲート
と、を備え、少なくともリセット時及び前記分周器が前
記発振クロックに追従できずに分周クロックを停止した
異常時に、前記ゲートを介して前記充放電回路を強制的
に放電させる点である。
【０００９】
【作用】本発明によれば、マイクロコンピュータのリセ
ット電圧、又は、分周器が分周動作を停止した時の検出
回路の検出電圧に応じて、充放電回路の放電路に介在す
るゲートを介して充放電回路を強制的に放電させ、これ
より、分周器のデッドロックを防止している。
ット電圧、又は、分周器が分周動作を停止した時の検出
回路の検出電圧に応じて、充放電回路の放電路に介在す
るゲートを介して充放電回路を強制的に放電させ、これ
より、分周器のデッドロックを防止している。
【００１０】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマイクロコンピュータを示す図であ
る。図１において、（１）は電圧制御発振器であり、制
御電圧Ｖｓに応じて発振周波数が変動する発振クロック
ＣＫ１を発生するものである。（２）（３）はＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタであり、電源Ｖ
dd及びアース間に直列接続され相補的に導通するもので
あり、両トランジスタの接続点は抵抗（４）を介して電
圧制御発振器（１）の制御電圧Ｖｓの入力と接続されて
いる。（５）（６）は抵抗及びコンデンサ（充放電回
路）であり、ＰＭＯＳトランジスタ（２）及びＮＭＯＳ
トランジスタ（３）の状態に応じて充電又は放電を行う
ものである。即ち、コンデンサ（６）は、ＰＭＯＳトラ
ンジスタ（２）が導通している時に抵抗（４）（５）及
びコンデンサ（６）で決まる時定数で充電を行い、ＮＭ
ＯＳトランジスタ（３）が導通している時に前記時定数
で放電を行う。（７）は分周器であり、発振クロックＣ
Ｋ１を分周して分周クロックＣＫ１’を発生するもので
ある。（８）は位相比較器であり、基本クロックＣＫ０
及び分周クロックＣＫ１’の立上りを位相比較するもの
である。即ち、位相比較器（８）は、基本クロックＣＫ
０に対する分周クロックＣＫ１’の位相遅れを検出した
時、位相遅れ時間Ｔdeだけ位相進みを指示するローレベ
ルの位相比較電圧を発生し、反対に、基本クロックＣＫ
０に対する分周クロックＣＫ１’の位相進みを検出した
時、位相進み時間Ｔadだけ位相遅れを指示するハイレベ
ルの位相比較電圧を発生するものである。（９）は前記
充放電回路の放電路に介在するトランスミッションゲー
トであり、一端は電圧制御発振器（１）の制御電圧Ｖｓ
の入力と接続され、他端はプルダウン抵抗（１０）を介
して接地されている。（１１）はＣＰＵであり、各種論
理演算を行い、マイクロコンピュータの動作を制御する
ものである。（１２）はレジスタである。ここで、分周
器（７）はＣＭＯＳ構造を有する為、極めて高い発振周
波数の発振クロックＣＫ１には追従できず、分周動作を
停止してデッドロック状態に陥ってしまう。そこで、レ
ジスタ（１２）には、分周器（７）が分周動作を停止す
る際の制御電圧Ｖｓに対応するデジタルデータがＣＰＵ
（１１）から内部バス（１３）を介してプリセットされ
る。（１４）はＡＤ変換器であり、制御電圧Ｖｓをデジ
タルデータに逐次変換するものである。（１５）は一致
検出器であり、ＡＤ変換器（１４）の値がレジスタ（１
２）の値に達したことを検出するものである。そして、
ＣＰＵ（１１）は、一致検出回路（１５）の一致検出出
力に応じてハイレベルの放電制御電圧ＤＣＧを発生す
る。（１６）はＯＲゲートであり、ハイレベルのリセッ
ト電圧ＲＳＴ及び放電制御電圧ＤＣＧを導出し、トラン
スミッションゲート（９）を導通させるものである。
る。図１は本発明のマイクロコンピュータを示す図であ
る。図１において、（１）は電圧制御発振器であり、制
御電圧Ｖｓに応じて発振周波数が変動する発振クロック
ＣＫ１を発生するものである。（２）（３）はＰＭＯＳ
トランジスタ及びＮＭＯＳトランジスタであり、電源Ｖ
dd及びアース間に直列接続され相補的に導通するもので
あり、両トランジスタの接続点は抵抗（４）を介して電
圧制御発振器（１）の制御電圧Ｖｓの入力と接続されて
いる。（５）（６）は抵抗及びコンデンサ（充放電回
路）であり、ＰＭＯＳトランジスタ（２）及びＮＭＯＳ
トランジスタ（３）の状態に応じて充電又は放電を行う
ものである。即ち、コンデンサ（６）は、ＰＭＯＳトラ
ンジスタ（２）が導通している時に抵抗（４）（５）及
びコンデンサ（６）で決まる時定数で充電を行い、ＮＭ
ＯＳトランジスタ（３）が導通している時に前記時定数
で放電を行う。（７）は分周器であり、発振クロックＣ
Ｋ１を分周して分周クロックＣＫ１’を発生するもので
ある。（８）は位相比較器であり、基本クロックＣＫ０
及び分周クロックＣＫ１’の立上りを位相比較するもの
である。即ち、位相比較器（８）は、基本クロックＣＫ
０に対する分周クロックＣＫ１’の位相遅れを検出した
時、位相遅れ時間Ｔdeだけ位相進みを指示するローレベ
ルの位相比較電圧を発生し、反対に、基本クロックＣＫ
０に対する分周クロックＣＫ１’の位相進みを検出した
時、位相進み時間Ｔadだけ位相遅れを指示するハイレベ
ルの位相比較電圧を発生するものである。（９）は前記
充放電回路の放電路に介在するトランスミッションゲー
トであり、一端は電圧制御発振器（１）の制御電圧Ｖｓ
の入力と接続され、他端はプルダウン抵抗（１０）を介
して接地されている。（１１）はＣＰＵであり、各種論
理演算を行い、マイクロコンピュータの動作を制御する
ものである。（１２）はレジスタである。ここで、分周
器（７）はＣＭＯＳ構造を有する為、極めて高い発振周
波数の発振クロックＣＫ１には追従できず、分周動作を
停止してデッドロック状態に陥ってしまう。そこで、レ
ジスタ（１２）には、分周器（７）が分周動作を停止す
る際の制御電圧Ｖｓに対応するデジタルデータがＣＰＵ
（１１）から内部バス（１３）を介してプリセットされ
る。（１４）はＡＤ変換器であり、制御電圧Ｖｓをデジ
タルデータに逐次変換するものである。（１５）は一致
検出器であり、ＡＤ変換器（１４）の値がレジスタ（１
２）の値に達したことを検出するものである。そして、
ＣＰＵ（１１）は、一致検出回路（１５）の一致検出出
力に応じてハイレベルの放電制御電圧ＤＣＧを発生す
る。（１６）はＯＲゲートであり、ハイレベルのリセッ
ト電圧ＲＳＴ及び放電制御電圧ＤＣＧを導出し、トラン
スミッションゲート（９）を導通させるものである。
【００１１】初めにマイクロコンピュータがリセットさ
れると、ハイレベルのリセット電圧ＲＳＴがＯＲゲート
（１６）を介してトランスミッションゲート（９）の制
御端子に印加され、充放電回路の放電路が形成される。
そして、コンデンサ（６）の電荷はプルダウン抵抗（１
０）を介して時定数Ｔで強制放電される。従って、マイ
クロコンピュータのリセット時は、制御電圧Ｖｓを０ボ
ルト付近まで下降でき、分周器（７）のデッドロックを
確実に防止できる。
れると、ハイレベルのリセット電圧ＲＳＴがＯＲゲート
（１６）を介してトランスミッションゲート（９）の制
御端子に印加され、充放電回路の放電路が形成される。
そして、コンデンサ（６）の電荷はプルダウン抵抗（１
０）を介して時定数Ｔで強制放電される。従って、マイ
クロコンピュータのリセット時は、制御電圧Ｖｓを０ボ
ルト付近まで下降でき、分周器（７）のデッドロックを
確実に防止できる。
【００１２】マイクロコンピュータがリセット解除され
ると、トランスミッションゲート（９）が遮断される。
すると、位相比較器（８）の位相比較電圧に応じてＰＭ
ＯＳトランジスタ（２）及びＮＭＯＳトランジスタ
（３）が相補的に導通し、ＰＭＯＳトランジスタ（２）
及びＮＭＯＳトランジスタ（３）の相補的導通に応じて
コンデンサ（６）が充放電を行い、コンデンサ（６）の
充放電に応じて電圧制御発振器（１）から発振周波数の
異なる発振クロックＣＫ１が発生する、所謂ＰＬＬ動作
が行われる。例えば、分周クロックＣＫ１’が基本クロ
ックＣＫ０より位相遅れを生じている時、位相比較器
（８）からローレベルの位相比較電圧が出力される。す
ると、ＰＭＯＳトランジスタ（２）が導通し、コンデン
サ（６）は位相遅れ時間Ｔdeだけ時定数Ｔで充電を開始
する。従って、制御電圧Ｖｓの上昇に伴って発振クロッ
クＣＫ１の発振周波数は上昇する。反対に、分周クロッ
クＣＫ１’が基本クロックＣＫ０より位相進みを生じて
いる時、位相比較器（８）からハイレベルの位相比較電
圧が出力される。すると、ＮＭＯＳトランジスタ（３）
が導通し、コンデンサ（６）は位相進み時間Ｔadだけ時
定数Ｔで放電を行う。従って、制御電圧Ｖｓの下降に伴
って発振クロックＣＫ１の発振周波数は下降する。この
様に、基本クロックＣＫ０に対する分周クロックＣＫ
１’の位相遅れ及び位相進みを繰り返し補償することに
より、制御電圧Ｖｓは、分周クロックＣＫ１’を基本ク
ロックＣＫ０と同じ周波数とする値で安定することにな
る。尚、実際には、テレビ画面に字幕表示を行う用途に
マイクロコンピュータを使用するので、基本クロックＣ
Ｋ０に水平同期周波数１５．７５ＫＨｚを使用してい
る。
ると、トランスミッションゲート（９）が遮断される。
すると、位相比較器（８）の位相比較電圧に応じてＰＭ
ＯＳトランジスタ（２）及びＮＭＯＳトランジスタ
（３）が相補的に導通し、ＰＭＯＳトランジスタ（２）
及びＮＭＯＳトランジスタ（３）の相補的導通に応じて
コンデンサ（６）が充放電を行い、コンデンサ（６）の
充放電に応じて電圧制御発振器（１）から発振周波数の
異なる発振クロックＣＫ１が発生する、所謂ＰＬＬ動作
が行われる。例えば、分周クロックＣＫ１’が基本クロ
ックＣＫ０より位相遅れを生じている時、位相比較器
（８）からローレベルの位相比較電圧が出力される。す
ると、ＰＭＯＳトランジスタ（２）が導通し、コンデン
サ（６）は位相遅れ時間Ｔdeだけ時定数Ｔで充電を開始
する。従って、制御電圧Ｖｓの上昇に伴って発振クロッ
クＣＫ１の発振周波数は上昇する。反対に、分周クロッ
クＣＫ１’が基本クロックＣＫ０より位相進みを生じて
いる時、位相比較器（８）からハイレベルの位相比較電
圧が出力される。すると、ＮＭＯＳトランジスタ（３）
が導通し、コンデンサ（６）は位相進み時間Ｔadだけ時
定数Ｔで放電を行う。従って、制御電圧Ｖｓの下降に伴
って発振クロックＣＫ１の発振周波数は下降する。この
様に、基本クロックＣＫ０に対する分周クロックＣＫ
１’の位相遅れ及び位相進みを繰り返し補償することに
より、制御電圧Ｖｓは、分周クロックＣＫ１’を基本ク
ロックＣＫ０と同じ周波数とする値で安定することにな
る。尚、実際には、テレビ画面に字幕表示を行う用途に
マイクロコンピュータを使用するので、基本クロックＣ
Ｋ０に水平同期周波数１５．７５ＫＨｚを使用してい
る。
【００１３】マイクロコンピュータの通常動作時にコン
デンサ（６）が何らかの外部要因を受けて過充電を行
い、電圧制御発振器（１）から極めて高い発振周波数の
発振クロックＣＫ１が発生し、分周器（７）が分周動作
を停止してしまった時、ＡＤ変換器（１４）の値がレジ
スタ（１２）の値と一致する為、ハイレベルの放電制御
電圧ＤＣＧがＣＰＵ（１１）からＯＲゲート（１６）を
介してトランスミッションゲート（９）の制御端子に印
加され、充放電回路の放電路が形成される。そして、コ
ンデンサ（６）の電荷はプルダウン抵抗（１０）を介し
て時定数Ｔで強制放電される。従って、制御電圧Ｖｓを
０ボルト付近まで下降でき、分周器（７）のデッドロッ
クを確実に解除できる。
デンサ（６）が何らかの外部要因を受けて過充電を行
い、電圧制御発振器（１）から極めて高い発振周波数の
発振クロックＣＫ１が発生し、分周器（７）が分周動作
を停止してしまった時、ＡＤ変換器（１４）の値がレジ
スタ（１２）の値と一致する為、ハイレベルの放電制御
電圧ＤＣＧがＣＰＵ（１１）からＯＲゲート（１６）を
介してトランスミッションゲート（９）の制御端子に印
加され、充放電回路の放電路が形成される。そして、コ
ンデンサ（６）の電荷はプルダウン抵抗（１０）を介し
て時定数Ｔで強制放電される。従って、制御電圧Ｖｓを
０ボルト付近まで下降でき、分周器（７）のデッドロッ
クを確実に解除できる。
【００１４】以上より、マイクロコンピュータのリセッ
ト時に、分周器（７）がデッドロックするのを未然に防
げる。また、マイクロコンピュータの通常動作時に分周
器（７）がデッドロックしてしまっても、この状態を確
実に解除できる。
ト時に、分周器（７）がデッドロックするのを未然に防
げる。また、マイクロコンピュータの通常動作時に分周
器（７）がデッドロックしてしまっても、この状態を確
実に解除できる。
【００１５】
【発明の効果】本発明によれば、充放電回路の放電路に
介在するゲートを介して充放電回路の蓄積電荷を強制放
電させる構成を設けたので、マイクロコンピュータのリ
セット時に、分周器がデッドロックするのを未然に防止
でき、また、マイクロコンピュータの通常動作時に分周
器が極めて高い発振周波数の発振クロックに追従できず
にデッドロックしたとしても、この状態を確実に解除で
き、これより、ＰＬＬ動作を確実に実行できる利点が得
られる。
介在するゲートを介して充放電回路の蓄積電荷を強制放
電させる構成を設けたので、マイクロコンピュータのリ
セット時に、分周器がデッドロックするのを未然に防止
でき、また、マイクロコンピュータの通常動作時に分周
器が極めて高い発振周波数の発振クロックに追従できず
にデッドロックしたとしても、この状態を確実に解除で
き、これより、ＰＬＬ動作を確実に実行できる利点が得
られる。
【図１】本発明のマイクロコンピュータを示す図であ
る。
る。
（１） 電圧制御発振器 （２） ＰＭＯＳトランジスタ （３） ＮＭＯＳトランジスタ （５） 抵抗 （６） コンデンサ （７） 分周器 （８） 位相比較器 （９） トランスミッションゲート （１１） ＣＰＵ （１２） レジスタ （１４） ＡＤ変換器 （１５） 一致検出器
フロントページの続き (72)発明者 太田 昌也 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 寺脇 周作 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (2)
- 【請求項１】 制御電圧に応じた発振周波数の発振クロ
ックを発生する電圧制御発振器と、 第１及び第２電源間に直列接続され相補的に導通する第
１及び第２トランジスタと、 前記第１及び第２トランジスタの接続点電圧に応じて充
放電を行い、この時の充放電電圧を前記電圧制御発振器
の制御電圧とする充放電回路と、 前記発振クロックを分周し、基本クロックと同じ周波数
の分周クロックを発生する分周器と、 前記基本クロック及び前記分周クロックを位相比較し、
前記分周クロックの位相進み又は位相遅れに応じて前記
第１及び第２トランジスタを相補的に導通する為の位相
比較電圧を発生する位相比較器と、 前記分周器が分周動作を停止したことを検出する検出回
路と、 前記検出回路の検出電圧又はリセット電圧に応じて、前
記充放電回路の放電路を導通又は遮断するゲートと、を
備え、 少なくともリセット時及び前記分周器が前記発振クロッ
クに追従できずに分周クロックを停止した異常時に、前
記ゲートを介して前記充放電回路を強制的に放電させる
ことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記検出回路は、前記分周器が分周動作
を停止する時の制御電圧に対応するデジタルデータがプ
リセットされるレジスタと、前記充放電回路の充放電電
圧をデジタルデータに逐次変換するＡＤ変換器と、前記
ＡＤ変換器の値が前記レジスタの値に達したことを検出
する一致検出器と、前記一致検出器の検出出力を受けて
前記ゲートを介して前記充放電回路を強制的に放電させ
るＣＰＵと、を備えたことを特徴とする請求項１記載の
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129444A JPH06338786A (ja) | 1993-05-31 | 1993-05-31 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129444A JPH06338786A (ja) | 1993-05-31 | 1993-05-31 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338786A true JPH06338786A (ja) | 1994-12-06 |
Family
ID=15009627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129444A Pending JPH06338786A (ja) | 1993-05-31 | 1993-05-31 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338786A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001022593A1 (fr) * | 1999-09-21 | 2001-03-29 | Fujitsu General Ltd. | Boucle a phase asservie |
| US7266171B2 (en) | 1997-01-30 | 2007-09-04 | Renesas Technology Corp. | Phase-locked loop circuit and radio communication apparatus using the same |
-
1993
- 1993-05-31 JP JP5129444A patent/JPH06338786A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266171B2 (en) | 1997-01-30 | 2007-09-04 | Renesas Technology Corp. | Phase-locked loop circuit and radio communication apparatus using the same |
| WO2001022593A1 (fr) * | 1999-09-21 | 2001-03-29 | Fujitsu General Ltd. | Boucle a phase asservie |
| EP1143622A1 (en) * | 1999-09-21 | 2001-10-10 | Fujitsu General Limited | Phase-locked loop |
| EP1143622A4 (en) * | 1999-09-21 | 2002-05-15 | Fujitsu General Ltd | PHASE CONTROL LOOP |
| AU771267B2 (en) * | 1999-09-21 | 2004-03-18 | Canon Inc. | Phase-locked loop |
| US6768357B1 (en) | 1999-09-21 | 2004-07-27 | Fujitsu General Ltd. | PLL circuit which compensates for stoppage of PLL operations |
| KR100534196B1 (ko) * | 1999-09-21 | 2005-12-08 | 가부시키가이샤 후지쯔 제네랄 | 위상 동기 루프 |
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