KR100534196B1 - 위상 동기 루프 - Google Patents

Abstract

본 발명은 전압 제어 발진기가 이상 발진하여 PLL 회로가 동작을 정지하였을 때 빠르게 정상 동작으로 복귀시키기 위해서, 분주기(4)로부터 출력하는 비교 신호(fc)의 유무를 검출하고, 비교 신호(fc) 없음일 때 위상 비교기(4)의 출력 신호를 일시적으로 저 레벨로 강제 제어하여 전압 제어 발진기(3)의 발진 주파수를 저하시킨다. 아날로그 영상 신호를 디지털 처리할 때에 사용하는 광범위한 샘플링 클록의 생성용 등에 적합하다.

Description

위상 동기 루프{Phase-locked loop}

본 발명은 기준 주파수 신호와 특정한 관계를 가진 주파수 신호를 발생하여 출력하는 PLL 회로에 관한 것으로, 특히 PLL 동작이 정지한 경우의 대책을 실행한 PLL 회로에 관한 것이다.

PLL 회로는 도 7에 도시하는 바와 같이, 기준 신호(fr)와 비교 신호(fc)의 위상을 배타적 논리합 회로 등으로 구성한 위상 비교기(101)에서 비교하고, 그 비교 결과의 신호를 루프 필터(102)에서 평활하게 하여 제어 전압(Vc)으로 하고, 그 제어 전압(Vc)에 의해서 전압 제어 발신기(VCO;103)에서 발진하는 주파수를 제어하고, 거기에서 얻어지는 주파수 신호(fck)를 출력 주파수 신호로 하고 있다. 이 주파수 신호(fck)는 분주기(104)에 입력되고, 여기서 주파수는 1/N 되어 위상 비교기(101)에 비교 신호(fc)로서 입력된다.

이 PLL 회로에서는, fr을 기준 신호(fr)의 주파수, fc를 비교 신호(fc)의 주파수, fck를 발진 주파수 신호(fck)의 주파수라고 하면, 동기 상태에서는,

fr≒ fc, fc=fck/N

의 관계식이 만족되고, 비교 신호(fc)가 기준 신호(fr)에 항상 추종하도록 전체가 동작한다.

그러나, 아날로그의 영상 신호를 디지털 처리할 때, 샘플링 클록을 생성하기 위해서 상기한 바와 같은 PLL 회로가 사용되지만, 이 샘플링 클록의 주파수는 영상 신호의 종류에 따라서 10 MHz 내지 100 MHz 이상의 넓은 범위에 미친다.

이 때문에, 전압 제어 발진기(103)로서는, 그 발진 주파수의 최대/최소 주파수 비가 2배 이상, 발진 주파수는 200 MHz 이상으로 되는 경우도 요구되고, 그것을 커버할 수 있는 넓은 주파수 범위의 전압 제어 발진기가 사용된다.

그런데, 이러한 넓은 주파수 범위의 전압 제어 발진기를 갖는 PLL 회로에서, 발진 주파수가 필요 이상으로 높아지면, PLL 회로를 구성하는 일부의 회로를 추종할 수 없게 되어, PLL 동작이 정지해버리는 경우가 있다. 이러한 사태는, 예를 들면, 기준 신호(fr)가 급격하게 변화(입력 신호의 온/오프 등)하여 동기 안정 상태에 도달하기까지의 기간에 발진 주파수가 크게 변동하거나, 기준 신호(fr)의 주파수를 크게 상승시켜 발진 주파수를 상승시켰을 때 등에서 발생한다.

이러한 경우, 분주 회로(104)의 분주 동작을 추종할 수 없게 되고, 그 출력 신호, 즉 비교 신호(fc)가 소멸하기 때문에, 위상 비교기(101)는 전압 제어 발진기(103)의 발진 주파수가 저하되었다고 판단하여 그 발진 주파수를 높게 하도록 작용하며, 최대 발진 주파수까지 제어 전압(Vc)을 상승시킨다. 이러한 상태에 빠지면, 그것이 일시적인 것이더라도, 이미 자력으로 정상으로 복귀하는 것이 불가능하게 된다.

그래서 종래에는, 전압 제어 발진기(103)의 발진 주파수(fck)가 PLL 회로를 구성하는 다른 회로의 동작 한계 주파수를 넘지 않도록 하기 위해서, 그 전압 제어 발진기(103)와 루프 필터(102) 사이에 도 8에 도시하는 바와 같은 전압 제한 회로(105)를 삽입하여, 제어 전압(Vc)에 상한을 설정하고 있었다.

상기 도 8의 전압 제한 회로(105)에서는, 정전압(定電壓) 다이오드(ZD)에 의해 제어 전압(Vc)의 최대치를 Vd로 제한하고, 도 9에 도시하는 바와 같이, 전압 제어 발진기(103)의 발진 주파수를 최대치(fmax)보다 충분히 낮은 fd로 제한하고 있다. 그 결과, 전압 제어 발진기(103)에서 발진하는 주파수(fck)는 최저 주파수(fmin) 내지 상한 주파수(fd)의 범위가 되어, 상기한 문제를 회피할 수 있다.

그러나, 이와 같이 전압 제어 발진기(103)에 입력하는 제어 전압(Vc)을 전압 제한 회로(105)에 의해 직접 제한하는 방법에서는, 전압 제한 회로(105)의 제한 소자인 정전압 다이오드(ZD)의 특성의 편차, 제어 전압(Vc)에 대한 전압 제어 발진기(103)에서의 발진 주파수(fck)의 편차를 새롭게 보정하지 않으면 안되고, 또한 PLL 회로의 동작 주파수(목표 주파수)로부터 충분한 여유를 갖게 하여 그 발진 주파수의 제한을 행하지 않으면 안된다는 문제가 있었다.

따라서, 본 발명은, 전압 제어 발진기가 이상 발진하여 PLL 동작이 정지하더라도 간단히 정상 복귀할 수 있도록 한 PLL 회로를 제공하는 것을 목적으로 하는 것이다.

도 1은 본 발명의 제 1 실시예의 PLL 회로의 블록도.

도 2는 비교 신호 유무 검출기의 블록도.

도 3은 비교 신호 유무 검출기의 동작의 타이밍도.

도 4는 위상 비교기의 블록도.

도 5는 이상 발진 시의 전압 제어 발진기의 강제 복귀의 동작 특성도.

도 6은 본 발명의 제 2 실시예의 PLL 회로의 블록도.

도 7은 종래의 일반적인 PLL 회로의 블록도.

도 8은 전압 제한 회로의 회로도.

도 9는 전압 제어 발진기의 제어 전압에 대한 발진 주파수의 특성도.

본 발명은, 위상 비교기, 루프 필터, 전압 제어 발진기 및 분주기를 순차 루프 접속한 PLL 회로에 있어서, PLL 동작이 정지한 것을 검출하는 동작 정지 검출 수단과, 상기 동작 정지 검출 수단이 동작 정지를 검출하면 상기 전압 제어 발진기를 그 발진 주파수가 낮아지도록 제어하는 제어 수단을 구비하고 동작 정지의 검출은 전압 제어 발진기 또는 분주기로부터의 출력 신호에 기초하여 실현된다. 이로써, 전압제어 발진기의 발진 주파수가 미리 결정된 값을 넘어서 PLL 회로가 동작 정지하였을 때, 간단한 구성에 의해 빠르게 정상으로 복귀시킬 수 있다.

도 1은 본 발명의 실시예의 PLL 회로의 블록도이다. 1은 기준 신호(fr)와 비교 신호(fc)의 위상을 비교하여 그 비교 결과에 따른 신호를 출력하는 위상 비교기, 2는 비교 신호를 평활하게 하는 루프 필터, 3은 입력하는 제어 전압(Vc)에 비례한 주파수의 신호(fck)를 발진하는 전압 제어 발진기, 4는 입력 신호의 주파수를 1/N으로 분주하는 분주기, 5는 비교 신호(fc)의 유무를 검출하는 비교 신호 유무 검출기(동작 정지 검출 수단)이다.

이와 같이, 본 실시예에서는, 분주기(4)의 출력측에 비교 신호 유무 검출기(5)를 접속하고, 거기에서 비교 신호(fc)가 없는 것이 검출되면, 위상 비교기(1)로부터 출력하는 신호가, 전압 제어 발진기(3)의 발진 주파수(fck)를 낮은 주파수로 제어하는 신호가 되게 한다.

도 2는 이 비교 신호 유무 검출기(5)의 내부 구성을 도시하는 블록도이다. 51, 52는 DFF 회로, 53, 54는 인버터이다. 여기서는, DFF 회로(51)의 D 단자로 고 레벨 신호를, CK 단자로 독립하여 작성한 검정(檢定) 신호(비교 신호(fc)의 1/2 이하의 주파수로 듀티비가 50%; ft)를 입력하고, R(리셋) 단자에 인버터(54)를 통하여 비교 신호(fc)를 입력한다. 또한, DFF 회로(52)에서는 그 D 단자로 DFF 회로(51)의 Q1 단자의 신호를, CK 단자로 검정 신호(ft)를 인버터(53)에서 반전하여 입력한다.

도 3은 이 비교 신호 유무 검출기(5)의 동작의 타이밍차트이다. DFF 회로(51)의 Q1 단자는, 검정 신호(ft)가 상승할 때마다 D 단자의 고 레벨을 검지하여 고 레벨이 되고, 비교 신호(fc)가 상승하면 리셋되어 저 레벨로 된다. DFF 회로(52)는 CK 단자의 전위가 상승할 때의 D 단자의 데이터를 Q2 단자로 출력한다.

따라서, 비교 신호(fc)가 미리 결정된 주기로 H→L→H→··로 변화하고 있을 때는, DFF 회로(51)의 Q1 단자가 검정 신호(ft)의 상승(first transition)으로 고 레벨로 되어도 그 후 비교 신호(fc)의 상승으로 리셋되기 때문에, 그 후에 검정 신호(ft)가 하강(fall)하더라도, DFF 회로(52)의 Q2 단자는 고 레벨로 되는 경우는 없다.

그러나, 비교 신호(fc)가 없어지는, 즉 고 레벨로 변화하지 않게 되면 DFF 회로(51)는 리셋되지 않게 되고, 검정 신호(ft)가 하강할 때에 DFF 회로(52)가 Q1 단자의 고 레벨 신호를 검지하여 Q2 단자에 고 레벨의 신호로서 출력하고, 이후에 이것을 계속한다. 또한, 그 후에 비교 신호(fc)가 재차 변화를 개시하면, DFF 회로(52)의 Q2 단자는 저 레벨로 복귀한다.

도 4는 비교 신호 유무 검출기(5)에서 검출한 신호에 의해 제어되는 위상 비교기(1)의 내부 구성을 도시하는 블록도이다. 11은 배타적 논리합 게이트 등으로 구성되는 위상 비교부, 12는 3 상태 버퍼(three state buffer), 13은 논리합 게이트, 14는 스위치 회로이다. 3 상태 버퍼(12), 논리합 게이트(13), 스위치 회로(14)는 제어 수단을 구성한다. 위상 비교부(11)는, 비교 신호(fc)가 기준 신호(fr)보다 위상이 앞서고 있을 때는 출력단자(11a)를 저 레벨로 하고, 반대로 지연되고 있을 때는 고 레벨로 하며, 위상 비교 시 이외에는 부정으로 된다. 또한, 이 위상 비교부(11)의 제어단자(11b)는, 비교 신호(fc)와 기준 신호(fr)에 위상차가 있을 때는 고 레벨로, 그 이외에서는 저 레벨로 된다.

여기서는, 논리합 게이트(13)에서 위상 비교부(11)의 제어단자(11b)로부터 출력되는 제어신호와 비교 신호 유무 검출기(5)에서 검출한 검출신호(Va)의 논리합을 획득하여, 버퍼(12)의 제어단자에 보낸다. 또한, 이 버퍼(12)의 입력측에 위상 비교부(11)의 출력단자(11a)의 신호를 스위치 회로(14)를 통하여 입력시킨다. 또한, 이 스위치 회로(14)에 대해서는, 검출신호(Va)가 고 레벨이 되면 접지측(저 레벨)으로 바뀐다.

따라서, 비교 신호 유무 검출기(5)의 검출신호(Va)가 신호 있음, 즉 저 레벨일 때는, 버퍼(12)는 위상 비교부(11)의 제어단자(11b)의 신호에 따라서 제어된다. 즉, 비교 신호(fc)와 기준 신호(fr)에 위상 어긋남이 있는 기간은 제어단자(11b)가 고 레벨로 되기 때문에, 버퍼(12)는 ON 하여 입출력간을 도통시키고, 위상 비교부(11)의 출력단자(11a)의 신호가 스위치 회로(14)를 경유하여 그대로 출력하며, 통상의 동작을 한다. 위상 어긋남이 없을 때(PLL 로크 시)는, 제어단자(11b)의 신호가 저 레벨로 되고, 버퍼(12)의 출력은 하이 임피던스가 되지만, 후단의 루프 필터(2)에서 보유되고 있는 신호에 의해서, 전압 제어 발진기(3)는 일정한 주파수 신호를 발진한다.

한편, 비교 신호 유무 검출기(5)의 검출신호(Va)가 신호 없음, 즉 고 레벨시는, 스위치 회로(14)의 출력이 저 레벨로 되고, 또한 버퍼(12)는 ON 하여 입출력간을 도통시키기 때문에, 스위치 회로(14)로부터 출력하는 저 레벨의 신호를 그대로 출력한다. 따라서, 루프 필터(2)에는 저 레벨의 신호가 입력되고, 전압 제어 발진기(4)에 입력하는 제어 전압(Vc)이 낮아지며, 그에 따라, 발진하는 주파수가 낮아진다.

도 5는 전압 제어 발진기(3)의 동작 특성을 도시하는 도면이다. fo은 주파수 신호(fck)의 목적 주파수, fmax는 발진 상한 주파수, fmin은 발진 하한 주파수, flimit는 분주기(4)가 동작 한계가 되는 입력 주파수이다. 발진 주파수(fck)가 이 동작 한계 주파수(flimit)를 넘으면, 비교 신호(fc)가 소멸하기 때문에, 상기한 바와 같이 위상 비교기(1)의 출력 신호가 저 레벨로 제어되어 전압 제어 발진기(3)의 발진 주파수가 낮은 주파수로 제어된다. 이와 같이 하여 발진 주파수(fck)가 저하되어 동작 한계 주파수(flimit)를 하회(下回)하면, 분주기(4)가 동작을 재개하여 PLL 회로가 원래의 동작으로 되돌아가며, 그 발진 주파수(fck)는 목적으로 하는 주파수(fo)로 안정된다.

이와 같이 본 실시예에서는, 전압 제어 발진기(3)가 이상 발진하여 분주기(4)의 동작이 정지하더라도, 이것이 검지되어 전압 제어 발진기(3)가 그 발진 주파수를 저하하는 방향으로 제어되기 때문에, 즉시 정상으로 복귀되게 된다.

도 6은 다른 실시예의 PLL 회로의 구성을 도시하는 블록도이다. 여기서는, 분주기(4)와 위상 비교기(1) 사이에 스위치 회로(6)를 접속하고, 통상적으로 그 스위치 회로(6)에 의해 분주기(4)와 위상 비교기(1)가 접속되도록 제어해두고, 비교 신호 유무 검출기(5)에서 비교 신호 없음이 검출되었을 때, 이 스위치 회로(6)를 제어하고, 위상 비교기(1)에 입력하는 비교 신호(fc)로서, 의사(疑似) 펄스 발생기(7)로부터의 의사 펄스가 입력되도록 구성하였다. 스위치 회로(6)와 의사 펄스 발생기(7)는 제어 수단을 구성한다.

이 의사 펄스로서는, 정상 동작시에 분주기(4)로부터 출력하는 주파수 신호의 주파수보다도 높은 주파수의 신호이면 좋다. 이와 같이 본 실시예에서도, 전압 제어 발진기(3)가 이상 발진하여 분주기(4)의 동작이 정지하였을 때, 즉시 정상으로 복귀시킬 수 있다.

또한, 이상의 실시예에서는 비교 신호 유무 검출기(5)의 검출신호(Va)에 의해 위상 비교기(1)의 출력 신호를 강제적으로 특별한 신호(저 레벨 신호)로 하거나, 그 위상 비교기(1)에 비교 신호로서 특별한 의사 펄스가 입력되도록 하였지만, 이들에 한정되는 것은 아니다. 예를 들면, 비교 신호 유무 검출기(5)의 검출신호(Va)에 의해, 전압 제어 발진기(3)의 제어 전압(Vc)을 직접 제어하고, 그 발진 주파수가 특정한 낮은 주파수가 되도록 제어하여도 좋다. 이 때의 상기 특정한 낮은 주파수에는 특별한 정밀도는 요구되지 않는다.

또한, 이상에서는 PLL 회로의 동작 정지 상태를 분주기(4)의 출력 신호의 유무에 의해 판정하고 있었지만, 전압 제어 발진기(3)의 주파수(fck)가 미리 결정된 값 이상의 주파수가 되었는지의 여부를 검출하여 판정하여도 좋다. 이러한 경우, 주파수(fck)의 신호를 주파수/전압 변환기에서 전압 신호로 변환하여, 그 전압 신호를 전압 비교기에 의해 미리 결정된 값과 비교하면 좋다.

이상으로부터 본 발명에 따르면, 전압 제어 발진기의 발진 주파수가 미리 결정된 값을 넘어 PLL 회로가 동작 정지하였을 때, 간단한 구성에 의해 빠르게 정상으로 복귀시킬 수 있다는 이점이 있고, 아날로그 영상 신호를 디지털 처리할 때에 사용하는 광범위한 샘플링 클록의 생성용 등에 적합하다.

Claims (6)

1. 위상 비교기(1), 루프 필터(2), 전압 제어 발진기(3) 및 분주기(4)를 순차 루프 접속한 PLL 회로로서,

   상기 PLL 동작이 정지한 것을 검출하는 동작 정지 검출 수단과, 상기 동작 정지 검출 수단이 동작 정지를 검출하면, 상기 전압 제어 발진기를 그 발진 주파수가 낮아지도록 제어하는 제어 수단을 포함하는, 상기 PLL 회로에 있어서,

   상기 동작 정지 검출 수단(5)은 상기 분주기의 출력 신호의 유무를 검출하는 수단 또는 상기 전압 제어 발진기(3)의 발진 주파수가 미리 결정된 값을 초과하는 지를 검출하는 수단인 것을 특징으로 하는, PLL 회로.
2. 삭제
3. 삭제
4. 삭제
5. 제 1 항에 있어서,

   상기 제어 수단은 상기 위상 비교기(1)의 출력을 상기 전압 제어 발진기(3)의 발진 주파수가 저하되는 값으로 전환시키는 수단인 것을 특징으로 하는, PLL 회로.
6. 제 1 항 또는 제 5 항에 있어서,

   상기 제어 수단은 상기 위상 비교기(1)에 입력되는 비교 신호를 상기 전압 제어 발진기(3)의 발진 주파수가 저하되도록 전환시키는 수단인 것을 특징으로 하는, PLL 회로.