JPH10233681A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10233681A JPH10233681A JP9034661A JP3466197A JPH10233681A JP H10233681 A JPH10233681 A JP H10233681A JP 9034661 A JP9034661 A JP 9034661A JP 3466197 A JP3466197 A JP 3466197A JP H10233681 A JPH10233681 A JP H10233681A
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- pulse width
- pulse
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Abstract
(57)【要約】
【課題】リファレンスリークを低減でき、ロックアップ
時間のスピードアップを図ることができるＰＬＬ回路を
実現する。 【解決手段】チャージポンプ電流を切り替え可能なＰＬ
Ｌ回路２０において、チャージポンプ回路２３の出力電
流を制御するアップパルス信号Ｓ２２ａとダウンパルス
信号２２ｂとのパルス幅の差をパルス幅生成器２７で識
別し、ＰＬＬ回路２０がロックしないでこのパルス幅が
大きい場合にはチャージポンプ回路の出力電流を大きく
してループフィルタ２４への電荷変化を速く、ＰＬＬ回
路がロックして、このパルス幅の差が小さい場合には、
チャージポンプ回路の出力電流を小さくするように構成
する。これにより、ＰＬＬ回路のロックアップタイムの
スピードアップを図ることができ、また。ループフィル
タへの外乱の影響が小さくなり、リファレンスリークを
低減することができる。
時間のスピードアップを図ることができるＰＬＬ回路を
実現する。 【解決手段】チャージポンプ電流を切り替え可能なＰＬ
Ｌ回路２０において、チャージポンプ回路２３の出力電
流を制御するアップパルス信号Ｓ２２ａとダウンパルス
信号２２ｂとのパルス幅の差をパルス幅生成器２７で識
別し、ＰＬＬ回路２０がロックしないでこのパルス幅が
大きい場合にはチャージポンプ回路の出力電流を大きく
してループフィルタ２４への電荷変化を速く、ＰＬＬ回
路がロックして、このパルス幅の差が小さい場合には、
チャージポンプ回路の出力電流を小さくするように構成
する。これにより、ＰＬＬ回路のロックアップタイムの
スピードアップを図ることができ、また。ループフィル
タへの外乱の影響が小さくなり、リファレンスリークを
低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、チャージポンプ回
路を有するＰＬＬ(Phase Locked Loop) 回路に係り、特
に、チャージポンプ出力の切り替え系回路の改良に関す
るものである。
路を有するＰＬＬ(Phase Locked Loop) 回路に係り、特
に、チャージポンプ出力の切り替え系回路の改良に関す
るものである。
【０００２】
【従来の技術】ＰＬＬ回路は、位相比較器、チャージポ
ンプ回路、およびＶＣＯ(Voltage Control Oscilator:
電圧制御発振器) を主構成要素としている。一般に、Ｐ
ＬＬ回路においては、位相比較系で、ＶＣＯの出力信号
と基準信号との位相を比較し、比較の結果に応じてアッ
プパルス信号またはダウンパルス信号を生成して、チャ
ージポンプ回路に入力させる。そして、チャージポンプ
回路で入力したアップパルス信号またはダウンパルス信
号に応じた電流出力を得、これをループフィルタで電圧
信号に変換してＶＣＯに入力させてＶＣＯの発振周波数
ｆvco を制御している。そして、ＶＣＯの出力信号と基
準信号との位相が合ったときに、すなわち位相差が０の
なったときに、アップパルス信号またはダウンパルス信
号の出力を停止する。
ンプ回路、およびＶＣＯ(Voltage Control Oscilator:
電圧制御発振器) を主構成要素としている。一般に、Ｐ
ＬＬ回路においては、位相比較系で、ＶＣＯの出力信号
と基準信号との位相を比較し、比較の結果に応じてアッ
プパルス信号またはダウンパルス信号を生成して、チャ
ージポンプ回路に入力させる。そして、チャージポンプ
回路で入力したアップパルス信号またはダウンパルス信
号に応じた電流出力を得、これをループフィルタで電圧
信号に変換してＶＣＯに入力させてＶＣＯの発振周波数
ｆvco を制御している。そして、ＶＣＯの出力信号と基
準信号との位相が合ったときに、すなわち位相差が０の
なったときに、アップパルス信号またはダウンパルス信
号の出力を停止する。
【０００３】ところが、ＶＣＯの出力信号と基準信号と
の位相差が０のなったときに、アップパルス信号または
ダウンパルス信号の出力を停止する構成では、位相差が
０になっときにチャージポンプ出力電流がなくなること
に起因して、いわゆる不感帯が生じる。そこで、この不
感帯をなくすために、位相が合っていてもアップパルス
電流およびダウンパルス電流を出し続ける構成のＰＬＬ
回路が提案されている。
の位相差が０のなったときに、アップパルス信号または
ダウンパルス信号の出力を停止する構成では、位相差が
０になっときにチャージポンプ出力電流がなくなること
に起因して、いわゆる不感帯が生じる。そこで、この不
感帯をなくすために、位相が合っていてもアップパルス
電流およびダウンパルス電流を出し続ける構成のＰＬＬ
回路が提案されている。
【０００４】図４は、この位相が合っていてもアップパ
ルス電流およびダウンパルス電流を出し続ける構成のＰ
ＬＬ回路の構成例を示す回路図である。このＰＬＬ回路
１０は、図４に示すように、Ｎ分周器１１、位相比較器
１２、チャージポンプ回路１３、ループフィルタ１４、
ＶＣＯ１５、およびＭ分周器１６により構成されてい
る。なお、Ｎ，Ｍは分周器１１，１６の分周値を示して
いる。
ルス電流およびダウンパルス電流を出し続ける構成のＰ
ＬＬ回路の構成例を示す回路図である。このＰＬＬ回路
１０は、図４に示すように、Ｎ分周器１１、位相比較器
１２、チャージポンプ回路１３、ループフィルタ１４、
ＶＣＯ１５、およびＭ分周器１６により構成されてい
る。なお、Ｎ，Ｍは分周器１１，１６の分周値を示して
いる。
【０００５】ＰＬＬ回路１０においては、位相比較器１
２で、Ｎ分周器１１で周波数ｆREFがＮ分周された図５
（ａ）に示すような基準信号Ｓ１１と図５（ｂ）に示す
ようなＭ分周器１６で周波数ＶVCO がＭ分周されたＶＣ
Ｏ１５の出力信号の位相が比較される。
２で、Ｎ分周器１１で周波数ｆREFがＮ分周された図５
（ａ）に示すような基準信号Ｓ１１と図５（ｂ）に示す
ようなＭ分周器１６で周波数ＶVCO がＭ分周されたＶＣ
Ｏ１５の出力信号の位相が比較される。
【０００６】そして、Ｎ分周器１１から出力された基準
信号Ｓ１１の位相がＭ分周器１６から出力された発振信
号Ｓ１６の位相より進んでいるとき（ｆREF ＞
ｆVCO ）、図５（ｃ）に示すようなその位相差に応じた
パルス幅のアップパルス信号１２ａが端子ｕｐｏから出
力される。一方、Ｎ分周器１１から出力された基準信号
Ｓ１１の位相がＭ分周器１６から出力された発振信号Ｓ
１６の位相より遅れているとき（ｆREF ＜ｆVCO ）、図
５（ｄ）に示すようなその位相差に応じたパルス幅のダ
ウンパルス信号１２ｂが端子ｄｗｎｏから出力される。
また、Ｎ分周器１１から出力された基準信号Ｓ１１の位
相とＭ分周器１６から出力された発振信号Ｓ１６の位相
とが等しいとき（ｆREF ＝ｆVCO ）、図５（ｃ）および
（ｄ）に示すように同じパルス幅のアップパルス信号Ｓ
１２ａとダウンパルス信号Ｓ１２ｂが端子ｕｐｏおよび
ｄｗｎｏから出力される。このようにして位相比較器１
２から出力されたアップパルス信号Ｓ１２ａとダウンパ
ルス信号Ｓ１２ｂはチャージポンプ回路１３に入力され
る。
信号Ｓ１１の位相がＭ分周器１６から出力された発振信
号Ｓ１６の位相より進んでいるとき（ｆREF ＞
ｆVCO ）、図５（ｃ）に示すようなその位相差に応じた
パルス幅のアップパルス信号１２ａが端子ｕｐｏから出
力される。一方、Ｎ分周器１１から出力された基準信号
Ｓ１１の位相がＭ分周器１６から出力された発振信号Ｓ
１６の位相より遅れているとき（ｆREF ＜ｆVCO ）、図
５（ｄ）に示すようなその位相差に応じたパルス幅のダ
ウンパルス信号１２ｂが端子ｄｗｎｏから出力される。
また、Ｎ分周器１１から出力された基準信号Ｓ１１の位
相とＭ分周器１６から出力された発振信号Ｓ１６の位相
とが等しいとき（ｆREF ＝ｆVCO ）、図５（ｃ）および
（ｄ）に示すように同じパルス幅のアップパルス信号Ｓ
１２ａとダウンパルス信号Ｓ１２ｂが端子ｕｐｏおよび
ｄｗｎｏから出力される。このようにして位相比較器１
２から出力されたアップパルス信号Ｓ１２ａとダウンパ
ルス信号Ｓ１２ｂはチャージポンプ回路１３に入力され
る。
【０００７】チャージポンプ回路１３では、入力端子ｕ
ｐｉに入力したアップパルス信号Ｓ１２ａと入力端子ｄ
ｗｎｉに入力したダウンパルス信号Ｓ１２ｂとが電流と
して合わされて、出力端子Ｃｏから図５（ｅ）に示すよ
うな電流出力Ｓ１３がループフィルタ１４に出力され
る。
ｐｉに入力したアップパルス信号Ｓ１２ａと入力端子ｄ
ｗｎｉに入力したダウンパルス信号Ｓ１２ｂとが電流と
して合わされて、出力端子Ｃｏから図５（ｅ）に示すよ
うな電流出力Ｓ１３がループフィルタ１４に出力され
る。
【０００８】ループフィルタ１４では、チャージポンプ
回路１３の電流出力Ｓ１３が電圧レベルに変換され、制
御信号Ｓ１４としてＶＣＯ１５に入力される。ＶＣＯ１
５では、入力電圧に応じて制御された発振周波数ｆVCO
で発振動作が行われ、発振信号Ｓ１５がＭ分周器１６に
出力され、ここでＭ分周されて信号Ｓ１６として位相比
較器１２の端子local に帰還される。そして、上述した
ように、Ｎ分周器１１から出力された基準信号Ｓ１１の
位相とＭ分周器１６から出力された発振信号Ｓ１６の位
相とが等しくなったとき（ｆREF ＝ｆVCO ）、ＰＬＬ回
路１０はロック状態となる。
回路１３の電流出力Ｓ１３が電圧レベルに変換され、制
御信号Ｓ１４としてＶＣＯ１５に入力される。ＶＣＯ１
５では、入力電圧に応じて制御された発振周波数ｆVCO
で発振動作が行われ、発振信号Ｓ１５がＭ分周器１６に
出力され、ここでＭ分周されて信号Ｓ１６として位相比
較器１２の端子local に帰還される。そして、上述した
ように、Ｎ分周器１１から出力された基準信号Ｓ１１の
位相とＭ分周器１６から出力された発振信号Ｓ１６の位
相とが等しくなったとき（ｆREF ＝ｆVCO ）、ＰＬＬ回
路１０はロック状態となる。
【０００９】
【発明が解決しようとする課題】このＰＬＬ回路１０に
おいては、理想的には位相が合った場合、アップパルス
幅とダウンパルス幅が一致して、図６に示すように、電
流出力としては０となる。しかしながら、実際には、図
７に示すように、アップパルス電流波形とダウンパルス
電流波形とに差があり、その結果、その差分の出力が出
てくることになり、いわゆるリファレンスリークを悪く
する。
おいては、理想的には位相が合った場合、アップパルス
幅とダウンパルス幅が一致して、図６に示すように、電
流出力としては０となる。しかしながら、実際には、図
７に示すように、アップパルス電流波形とダウンパルス
電流波形とに差があり、その結果、その差分の出力が出
てくることになり、いわゆるリファレンスリークを悪く
する。
【００１０】このリファレンスリークは、出力電流を下
げればその差分の電流も小さくなり下げることができる
が、これに反してロックアップタイムが遅くなるという
不利益が生じる。また、ＰＬＬ回路のロックアップタイ
ムは、出力電流自体を増やすことで速くすることは可能
であるが、その差分の電流も大きくなり、結果としてリ
ファレンスリークを悪化させるという不利益がある。
げればその差分の電流も小さくなり下げることができる
が、これに反してロックアップタイムが遅くなるという
不利益が生じる。また、ＰＬＬ回路のロックアップタイ
ムは、出力電流自体を増やすことで速くすることは可能
であるが、その差分の電流も大きくなり、結果としてリ
ファレンスリークを悪化させるという不利益がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、リファレンスリークを低減で
き、ロックアップ時間のスピードアップを図ることがで
きるＰＬＬ回路を提供することにある。
のであり、その目的は、リファレンスリークを低減で
き、ロックアップ時間のスピードアップを図ることがで
きるＰＬＬ回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、制御信号の入力レベルに応じた周波数で
発振する発振手段と、基準信号と上記発振手段の発振信
号との位相を比較し、比較結果に応じたパルス幅の第１
のパルス信号および第２のパルス信号を出力する位相比
較手段と、上記位相比較手段から出力された第１のパル
ス信号および第２のパルス信号を受けて、両パルス信号
のパルス幅差を検出し、その差分に相当するパルス幅の
第３のパルス信号を出力するパルス幅差生成手段と、上
記パルス幅差生成手段のよる第３のパルス信号のパルス
幅とあらかじめ設定したパルス幅とを比較し、比較結果
に応じた検出信号を出力するパルス幅検出手段と、上記
位相比較手段から出力された第１のパルス信号および第
２のパルス信号を受けて、上記検出信号が第３のパルス
信号のパルス幅が設定パルス幅以上である旨を示す場合
には、両信号のパルス幅差に応じた期間、上記制御信号
を第１のレベルで出力し、上記検出信号が第３のパルス
信号のパルス幅が設定パルス幅以下である旨を示す場合
には、両信号のパルス幅差に応じた期間、上記制御信号
を第１のレベルより低い第２のレベルで出力するチャー
ジポンプ手段とを有する。
め、本発明は、制御信号の入力レベルに応じた周波数で
発振する発振手段と、基準信号と上記発振手段の発振信
号との位相を比較し、比較結果に応じたパルス幅の第１
のパルス信号および第２のパルス信号を出力する位相比
較手段と、上記位相比較手段から出力された第１のパル
ス信号および第２のパルス信号を受けて、両パルス信号
のパルス幅差を検出し、その差分に相当するパルス幅の
第３のパルス信号を出力するパルス幅差生成手段と、上
記パルス幅差生成手段のよる第３のパルス信号のパルス
幅とあらかじめ設定したパルス幅とを比較し、比較結果
に応じた検出信号を出力するパルス幅検出手段と、上記
位相比較手段から出力された第１のパルス信号および第
２のパルス信号を受けて、上記検出信号が第３のパルス
信号のパルス幅が設定パルス幅以上である旨を示す場合
には、両信号のパルス幅差に応じた期間、上記制御信号
を第１のレベルで出力し、上記検出信号が第３のパルス
信号のパルス幅が設定パルス幅以下である旨を示す場合
には、両信号のパルス幅差に応じた期間、上記制御信号
を第１のレベルより低い第２のレベルで出力するチャー
ジポンプ手段とを有する。
【００１３】また、上記チャージポンプ手段から出力さ
れる制御信号は電流出力あるいは電圧出力である。
れる制御信号は電流出力あるいは電圧出力である。
【００１４】また、本発明では、上記パルス幅検出手段
は、第３のパルス信号のパルス幅が設定パルス幅以下で
ある旨を示す検出信号を出力した後、設定パルス幅を大
きい値に再設定して第３のパルス信号のパルス幅との比
較を行う。
は、第３のパルス信号のパルス幅が設定パルス幅以下で
ある旨を示す検出信号を出力した後、設定パルス幅を大
きい値に再設定して第３のパルス信号のパルス幅との比
較を行う。
【００１５】本発明によれば、位相比較手段で、基準信
号と発振手段の発振信号との位相が比較され、比較結果
である位相差に応じたパルス幅の第１のパルス信号およ
び第２のパルス信号が生成され、パルス幅生成手段およ
びチャージポンプ手段に出力される。パルス幅生成手段
では、第１のパルス信号および第２のパルス信号を受け
て、両パルス信号のパルス幅差を検出し、その差分に相
当するパルス幅の第３のパルス信号が生成され、パルス
幅検出手段に出力される。パルス幅検出手段では、第３
のパルス信号のパルス幅とあらかじめ設定したパルス幅
とが比較され、比較結果であるその大小に応じた検出信
号が生成され、チャージポンプ手段に出力される。な
お、このとき、たとえば第３のパルス信号のパルス幅が
設定パルス幅以下である旨を示す検出信号を出力した後
に、その設定パルス幅の値を大きい値に再設定して第３
のパルス信号のパルス幅との比較動作が行われる。
号と発振手段の発振信号との位相が比較され、比較結果
である位相差に応じたパルス幅の第１のパルス信号およ
び第２のパルス信号が生成され、パルス幅生成手段およ
びチャージポンプ手段に出力される。パルス幅生成手段
では、第１のパルス信号および第２のパルス信号を受け
て、両パルス信号のパルス幅差を検出し、その差分に相
当するパルス幅の第３のパルス信号が生成され、パルス
幅検出手段に出力される。パルス幅検出手段では、第３
のパルス信号のパルス幅とあらかじめ設定したパルス幅
とが比較され、比較結果であるその大小に応じた検出信
号が生成され、チャージポンプ手段に出力される。な
お、このとき、たとえば第３のパルス信号のパルス幅が
設定パルス幅以下である旨を示す検出信号を出力した後
に、その設定パルス幅の値を大きい値に再設定して第３
のパルス信号のパルス幅との比較動作が行われる。
【００１６】そして、チャージポンプ手段では、位相比
較手段から出力された第１のパルス信号および第２のパ
ルス信号を受けて、検出信号が第３のパルス信号のパル
ス幅が設定パルス幅以上である旨を示す場合には、両信
号のパルス幅差に応じた期間、制御信号が第１のレベル
で発振手段に出力される。一方、検出信号が第３のパル
ス信号のパルス幅が設定パルス幅以下である旨を示す場
合には、両信号のパルス幅差に応じた期間、制御信号が
第１のレベルより低い第２のレベルで発振手段に出力さ
れる。すなわち、基準信号と発振信号との位相が等しく
なったとき、ＰＬＬ回路はロック状態となる。このよう
にＰＬＬ回路がロックして、このパルス幅の差が小さい
場合には、チャージポンプ手段の出力レベルを小さくす
るようにしたので、ループフィルタへの外乱の影響が小
さくなり、リファレンスリークを低減することができ
る。
較手段から出力された第１のパルス信号および第２のパ
ルス信号を受けて、検出信号が第３のパルス信号のパル
ス幅が設定パルス幅以上である旨を示す場合には、両信
号のパルス幅差に応じた期間、制御信号が第１のレベル
で発振手段に出力される。一方、検出信号が第３のパル
ス信号のパルス幅が設定パルス幅以下である旨を示す場
合には、両信号のパルス幅差に応じた期間、制御信号が
第１のレベルより低い第２のレベルで発振手段に出力さ
れる。すなわち、基準信号と発振信号との位相が等しく
なったとき、ＰＬＬ回路はロック状態となる。このよう
にＰＬＬ回路がロックして、このパルス幅の差が小さい
場合には、チャージポンプ手段の出力レベルを小さくす
るようにしたので、ループフィルタへの外乱の影響が小
さくなり、リファレンスリークを低減することができ
る。
【００１７】
【発明の実施の形態】図１は、本発明に係るＰＬＬ回路
の一実施例を示す回路図である。このＰＬＬ回路２０
は、図１に示すように、Ｎ分周器２１、位相比較器２
２、チャージポンプ回路２３、ループフィルタ２４、Ｖ
ＣＯ２５、Ｍ分周器２６、パルス幅差生成器２７、およ
びパルス幅検出器２８により構成されている。なお、
Ｎ，Ｍは分周器２１，２６の分周値を示している。
の一実施例を示す回路図である。このＰＬＬ回路２０
は、図１に示すように、Ｎ分周器２１、位相比較器２
２、チャージポンプ回路２３、ループフィルタ２４、Ｖ
ＣＯ２５、Ｍ分周器２６、パルス幅差生成器２７、およ
びパルス幅検出器２８により構成されている。なお、
Ｎ，Ｍは分周器２１，２６の分周値を示している。
【００１８】Ｎ分周器２１は、端子Ｒinから入力した基
準信号ＶREF の周波数ｆREF を分周値Ｎで分周して、端
子Ｒout から基準信号Ｓ２１として位相比較器２２に出
力する。
準信号ＶREF の周波数ｆREF を分周値Ｎで分周して、端
子Ｒout から基準信号Ｓ２１として位相比較器２２に出
力する。
【００１９】位相比較器２２は、端子ｒｅｆから入力し
た基準信号Ｓ２１と端子local から入力したＭ分周器２
６の出力発振信号Ｓ２６との位相とを比較し、その位相
差に応じたパルス幅の、アップパルス信号（第１のパル
ス信号）Ｓ２２ａまたはダウンパルス信号（第２のパル
ス信号）２２ｂ、あるいは両パルス信号を生成し、端子
ｕｐｏ、dwnoからチャージポンプ回路２３およびパルス
幅生成器２７に出力する。
た基準信号Ｓ２１と端子local から入力したＭ分周器２
６の出力発振信号Ｓ２６との位相とを比較し、その位相
差に応じたパルス幅の、アップパルス信号（第１のパル
ス信号）Ｓ２２ａまたはダウンパルス信号（第２のパル
ス信号）２２ｂ、あるいは両パルス信号を生成し、端子
ｕｐｏ、dwnoからチャージポンプ回路２３およびパルス
幅生成器２７に出力する。
【００２０】具体的には、基準信号Ｓ２１の位相がＭ分
周器２６から出力された発振信号Ｓ２６の位相より進ん
でいるとき（ｆREF ＞ｆVCO ）、その位相差に応じたパ
ルス幅のアップパルス信号２２ａを端子ｕｐｏから出力
する。一方、基準信号Ｓ２１の位相が発振信号Ｓ２６の
位相より遅れているとき（ｆREF ＜ｆVCO ）、その位相
差に応じたパルス幅のダウンパルス信号２２ｂを端子ｄ
ｗｎｏから出力される。そして、基準信号Ｓ２１の位相
と発振信号Ｓ２６の位相とが等しいとき（ｆREF ＝ｆ
VCO ）、同じパルス幅のアップパルス信号Ｓ２２ａとダ
ウンパルス信号Ｓ２２ｂを端子ｕｐｏおよびｄｗｎｏか
ら出力する。
周器２６から出力された発振信号Ｓ２６の位相より進ん
でいるとき（ｆREF ＞ｆVCO ）、その位相差に応じたパ
ルス幅のアップパルス信号２２ａを端子ｕｐｏから出力
する。一方、基準信号Ｓ２１の位相が発振信号Ｓ２６の
位相より遅れているとき（ｆREF ＜ｆVCO ）、その位相
差に応じたパルス幅のダウンパルス信号２２ｂを端子ｄ
ｗｎｏから出力される。そして、基準信号Ｓ２１の位相
と発振信号Ｓ２６の位相とが等しいとき（ｆREF ＝ｆ
VCO ）、同じパルス幅のアップパルス信号Ｓ２２ａとダ
ウンパルス信号Ｓ２２ｂを端子ｕｐｏおよびｄｗｎｏか
ら出力する。
【００２１】チャージポンプ回路２３は、端子ｕｐｉに
アップパルス信号Ｓ２２ａ、端子dwniにダウンパルス信
号Ｓ２２ｂを入力し、入力した両信号を電流として合わ
せて端子Ｃｏから電流出力Ｓ２３として出力し、また、
端子ｓｗｉに入力されるパルス幅検出器２８の出力信号
Ｓ２８のレベルに応じて大電流出力と小電流出力に切り
替える。たとえば、信号Ｓ２８のレベルがローレベルの
場合には大電流出力を得、ハイレベルの場合には小電流
出力を得る。大電流出力の場合には２ｍＡ程度のレベル
で出力され、小電流出力の場合には大電流出力の場合の
１／１０程度の２００μＡ程度のレベルで出力される。
アップパルス信号Ｓ２２ａ、端子dwniにダウンパルス信
号Ｓ２２ｂを入力し、入力した両信号を電流として合わ
せて端子Ｃｏから電流出力Ｓ２３として出力し、また、
端子ｓｗｉに入力されるパルス幅検出器２８の出力信号
Ｓ２８のレベルに応じて大電流出力と小電流出力に切り
替える。たとえば、信号Ｓ２８のレベルがローレベルの
場合には大電流出力を得、ハイレベルの場合には小電流
出力を得る。大電流出力の場合には２ｍＡ程度のレベル
で出力され、小電流出力の場合には大電流出力の場合の
１／１０程度の２００μＡ程度のレベルで出力される。
【００２２】ループフィルタ２４は、チャージポンプ回
路２３の電流出力Ｓ２３を電圧レベルに変換し、制御信
号Ｓ２４としてＶＣＯ２５に出力する。
路２３の電流出力Ｓ２３を電圧レベルに変換し、制御信
号Ｓ２４としてＶＣＯ２５に出力する。
【００２３】ＶＣＯ２５は、端子ｉｎに入力したループ
フィルタ２４の電圧信号Ｓ２４のレベルに応じた周波数
ｆVCO で発振動作を行い、端子out から発振信号Ｓ２５
を出力する。なお、ＶＣＯ２５の発振周波数ｆVCO は次
式で与えられる。
フィルタ２４の電圧信号Ｓ２４のレベルに応じた周波数
ｆVCO で発振動作を行い、端子out から発振信号Ｓ２５
を出力する。なお、ＶＣＯ２５の発振周波数ｆVCO は次
式で与えられる。
【００２４】
【数１】ｆVCO ＝（Ｍ／Ｎ）・ｆREF
【００２５】たとえば基準信号ＶREF の周波数ｆREF を
「１０ＭＨｚ」、Ｎ分周器２１の分周値Ｎを「２０」、
Ｍ分周器２６の分周値Ｍを「８００」とした場合、ＶＣ
Ｏ２５の発振周波数ｆVCO は４００ＭＨｚである。
「１０ＭＨｚ」、Ｎ分周器２１の分周値Ｎを「２０」、
Ｍ分周器２６の分周値Ｍを「８００」とした場合、ＶＣ
Ｏ２５の発振周波数ｆVCO は４００ＭＨｚである。
【００２６】Ｍ分周器２６は、端子Ｌinに入力したＶＣ
Ｏ２５の発振信号Ｓ２５の周波数ｆVCO をＭ分周し、信
号Ｓ２６として端子Ｌout から出力する。
Ｏ２５の発振信号Ｓ２５の周波数ｆVCO をＭ分周し、信
号Ｓ２６として端子Ｌout から出力する。
【００２７】パルス幅差生成器２７は、端子ｕｐｉにア
ップパルス信号Ｓ２２ａ、端子dwniにダウンパルス信号
Ｓ２２ｂを入力し、入力した両信号のパルス幅の差分の
パルス幅Ｔｗを求め、そのパルス幅の信号（第３のパル
ス信号）Ｓ２７（ローアクティブの信号）を端子ｐｗｏ
から出力する。このパルス幅差生成器２７は、たとえば
図２に示すように、否定的排他的論理和ゲート（ＮＥＸ
ＯＲ）２７ａにより構成される。
ップパルス信号Ｓ２２ａ、端子dwniにダウンパルス信号
Ｓ２２ｂを入力し、入力した両信号のパルス幅の差分の
パルス幅Ｔｗを求め、そのパルス幅の信号（第３のパル
ス信号）Ｓ２７（ローアクティブの信号）を端子ｐｗｏ
から出力する。このパルス幅差生成器２７は、たとえば
図２に示すように、否定的排他的論理和ゲート（ＮＥＸ
ＯＲ）２７ａにより構成される。
【００２８】パルス幅検出器２８は、端子Ｄｉｎに入力
したパルス幅差生成器２７の出力信号Ｓ２７のパルス幅
Ｔｗをあらかじめ設定したパルス幅Ｔ１とを比較し、比
較結果に応じたレベル（ハイまたはロー）の検出信号Ｓ
２８を端子ｓｗｏから出力する。具体的には、入力信号
Ｓ２７のパルス幅Ｔｗが設定パルス幅Ｔ１以上の場合に
は検出信号Ｓ２８をローレベルで出力し、入力信号Ｓ２
７のパルス幅Ｔｗが設定パルス幅Ｔ１以下の場合には検
出信号Ｓ２８をハイレベルで出力する。なお、パルス幅
Ｔ１は、たとえば３ｎｓ（ナノ秒）に設定される。
したパルス幅差生成器２７の出力信号Ｓ２７のパルス幅
Ｔｗをあらかじめ設定したパルス幅Ｔ１とを比較し、比
較結果に応じたレベル（ハイまたはロー）の検出信号Ｓ
２８を端子ｓｗｏから出力する。具体的には、入力信号
Ｓ２７のパルス幅Ｔｗが設定パルス幅Ｔ１以上の場合に
は検出信号Ｓ２８をローレベルで出力し、入力信号Ｓ２
７のパルス幅Ｔｗが設定パルス幅Ｔ１以下の場合には検
出信号Ｓ２８をハイレベルで出力する。なお、パルス幅
Ｔ１は、たとえば３ｎｓ（ナノ秒）に設定される。
【００２９】次に、上記構成による動作を、図３のタイ
ミングチャートを参照しつつ説明する。
ミングチャートを参照しつつ説明する。
【００３０】周波数ｆREF の基準信号ＶREF がＮ分周器
２１の端子Ｒinに入力されて、その周波数ｆREF を分周
値Ｎで分周されて、端子Ｒout から、図３（ａ）に示す
ような基準信号Ｓ２１として位相比較器２２に出力され
る。
２１の端子Ｒinに入力されて、その周波数ｆREF を分周
値Ｎで分周されて、端子Ｒout から、図３（ａ）に示す
ような基準信号Ｓ２１として位相比較器２２に出力され
る。
【００３１】位相比較器２２では、端子ｒｅｆから入力
した基準信号Ｓ２１と端子local から入力した図３
（ｂ）に示すようなＭ分周器２６の出力発振信号Ｓ２６
との位相とが比較される。
した基準信号Ｓ２１と端子local から入力した図３
（ｂ）に示すようなＭ分周器２６の出力発振信号Ｓ２６
との位相とが比較される。
【００３２】そして、Ｎ分周器２２から出力された基準
信号Ｓ２２の位相がＭ分周器２６から出力された発振信
号Ｓ２６の位相より進んでいるとき（ｆREF ＞
ｆVCO ）、図３（ｃ）に示すようなその位相差に応じた
パルス幅のアップパルス信号２２ａが端子ｕｐｏから出
力される。一方、Ｎ分周器２２から出力された基準信号
Ｓ２２の位相がＭ分周器２６から出力された発振信号Ｓ
２６の位相より遅れているとき（ｆREF ＜ｆVCO ）、図
３（ｄ）に示すようなその位相差に応じたパルス幅のダ
ウンパルス信号２２ｂが端子ｄｗｎｏから出力される。
また、Ｎ分周器２２から出力された基準信号Ｓ２２の位
相とＭ分周器２６から出力された発振信号Ｓ２６の位相
とが等しいとき（ｆREF ＝ｆVCO ）、図３（ｃ）および
（ｄ）に示すように同じパルス幅のアップパルス信号Ｓ
２２ａとダウンパルス信号Ｓ２２ｂが端子ｕｐｏおよび
ｄｗｎｏから出力される。このようにして位相比較器２
２から出力されたアップパルス信号Ｓ２２ａとダウンパ
ルス信号Ｓ２２ｂはチャージポンプ回路２３およびパル
ス幅差生成器２７に入力される。
信号Ｓ２２の位相がＭ分周器２６から出力された発振信
号Ｓ２６の位相より進んでいるとき（ｆREF ＞
ｆVCO ）、図３（ｃ）に示すようなその位相差に応じた
パルス幅のアップパルス信号２２ａが端子ｕｐｏから出
力される。一方、Ｎ分周器２２から出力された基準信号
Ｓ２２の位相がＭ分周器２６から出力された発振信号Ｓ
２６の位相より遅れているとき（ｆREF ＜ｆVCO ）、図
３（ｄ）に示すようなその位相差に応じたパルス幅のダ
ウンパルス信号２２ｂが端子ｄｗｎｏから出力される。
また、Ｎ分周器２２から出力された基準信号Ｓ２２の位
相とＭ分周器２６から出力された発振信号Ｓ２６の位相
とが等しいとき（ｆREF ＝ｆVCO ）、図３（ｃ）および
（ｄ）に示すように同じパルス幅のアップパルス信号Ｓ
２２ａとダウンパルス信号Ｓ２２ｂが端子ｕｐｏおよび
ｄｗｎｏから出力される。このようにして位相比較器２
２から出力されたアップパルス信号Ｓ２２ａとダウンパ
ルス信号Ｓ２２ｂはチャージポンプ回路２３およびパル
ス幅差生成器２７に入力される。
【００３３】パルス幅差生成器２７では、端子ｕｐｉか
ら入力されたアップパルス信号Ｓ２２ａと端子dwniから
入力されたダウンパルス信号Ｓ２２ｂのパルス幅の差分
のパルス幅Ｔｗが求められ、そのパルス幅のパルス信号
Ｓ２７が端子ｐｗｏからパルス幅検出器２８に出力され
る。
ら入力されたアップパルス信号Ｓ２２ａと端子dwniから
入力されたダウンパルス信号Ｓ２２ｂのパルス幅の差分
のパルス幅Ｔｗが求められ、そのパルス幅のパルス信号
Ｓ２７が端子ｐｗｏからパルス幅検出器２８に出力され
る。
【００３４】パルス幅検出器２８においては、端子Ｄｉ
ｎから入力された信号Ｓ２７のパルス幅Ｔｗと設定パル
ス幅Ｔ１とが比較される。そして、比較の結果、入力信
号Ｓ２７のパルス幅Ｔｗが設定パルス幅Ｔ１以上の場合
には検出信号Ｓ２８がローレベルで、入力信号Ｓ２７の
パルス幅Ｔｗが設定パルス幅Ｔ１以下の場合には検出信
号Ｓ２８がハイレベルで、チャージポンプ回路２３に出
力される。
ｎから入力された信号Ｓ２７のパルス幅Ｔｗと設定パル
ス幅Ｔ１とが比較される。そして、比較の結果、入力信
号Ｓ２７のパルス幅Ｔｗが設定パルス幅Ｔ１以上の場合
には検出信号Ｓ２８がローレベルで、入力信号Ｓ２７の
パルス幅Ｔｗが設定パルス幅Ｔ１以下の場合には検出信
号Ｓ２８がハイレベルで、チャージポンプ回路２３に出
力される。
【００３５】チャージポンプ回路２３では、端子ｕｐｉ
にアップパルス信号Ｓ２２ａが、端子dwniにダウンパル
ス信号Ｓ２２ｂが入力され、また、パルス幅検出器２８
の出力信号Ｓ２８が端子ｓｗｉに入力される。そして、
アップパルス信号Ｓ２２ａとダウンパルス信号Ｓ２２ｂ
が電流として合わされて、出力端子Ｃｏから図２（ｅ）
に示すような電流出力Ｓ２３がループフィルタ２４に出
力される。このとき、電流出力Ｓ２３は、検出信号Ｓ２
８のレベルがローレベルの場合には大電流出力として生
成され、ハイレベルの場合には小電流出力として生成さ
れて、ループフィルタ２４に供給される。
にアップパルス信号Ｓ２２ａが、端子dwniにダウンパル
ス信号Ｓ２２ｂが入力され、また、パルス幅検出器２８
の出力信号Ｓ２８が端子ｓｗｉに入力される。そして、
アップパルス信号Ｓ２２ａとダウンパルス信号Ｓ２２ｂ
が電流として合わされて、出力端子Ｃｏから図２（ｅ）
に示すような電流出力Ｓ２３がループフィルタ２４に出
力される。このとき、電流出力Ｓ２３は、検出信号Ｓ２
８のレベルがローレベルの場合には大電流出力として生
成され、ハイレベルの場合には小電流出力として生成さ
れて、ループフィルタ２４に供給される。
【００３６】ループフィルタ２４では、チャージポンプ
回路２３の電流出力Ｓ２３が電圧レベルに変換され、制
御信号Ｓ２４としてＶＣＯ２５に入力される。ＶＣＯ２
５では、入力電圧に応じて制御された発振周波数ｆVCO
で発振動作が行われ、発振信号Ｓ２５がＭ分周器２６に
出力され、ここでＭ分周されて信号Ｓ２６として位相比
較器２２の端子local に帰還される。そして、上述した
ように、Ｎ分周器２２から出力された基準信号Ｓ２２の
位相とＭ分周器２６から出力された発振信号Ｓ２６の位
相とが等しくなったとき（ｆREF ＝ｆVCO ）、ＰＬＬ回
路２０はロック状態となる。
回路２３の電流出力Ｓ２３が電圧レベルに変換され、制
御信号Ｓ２４としてＶＣＯ２５に入力される。ＶＣＯ２
５では、入力電圧に応じて制御された発振周波数ｆVCO
で発振動作が行われ、発振信号Ｓ２５がＭ分周器２６に
出力され、ここでＭ分周されて信号Ｓ２６として位相比
較器２２の端子local に帰還される。そして、上述した
ように、Ｎ分周器２２から出力された基準信号Ｓ２２の
位相とＭ分周器２６から出力された発振信号Ｓ２６の位
相とが等しくなったとき（ｆREF ＝ｆVCO ）、ＰＬＬ回
路２０はロック状態となる。
【００３７】以上説明したように、本実施例によれば、
チャージポンプ電流を切り替え可能なＰＬＬ回路におい
て、チャージポンプ回路の出力電流を制御するアップパ
ルス信号とダウンパルス信号とのパルス幅の差を識別
し、ＰＬＬ回路がロックしないでこのパルス幅が大きい
場合にはチャージポンプ回路の出力電流を大きくしてル
ープフィルタへの電荷変化を速くするように構成したの
で、ＰＬＬ回路のロックアップタイムのスピードアップ
を図ることができる。さらにＰＬＬ回路がロックして、
このパルス幅の差が小さい場合には、チャージポンプ回
路の出力電流を小さくするようにしたので、ループフィ
ルタへの外乱の影響が小さくなり、リファレンスリーク
を低減することができる。すなわち、本実施例に係るＰ
ＬＬ回路は、ロックアップタイムの高速化とリファレン
スリークの低減という相反する特性の改善の両立を図る
ことができる。
チャージポンプ電流を切り替え可能なＰＬＬ回路におい
て、チャージポンプ回路の出力電流を制御するアップパ
ルス信号とダウンパルス信号とのパルス幅の差を識別
し、ＰＬＬ回路がロックしないでこのパルス幅が大きい
場合にはチャージポンプ回路の出力電流を大きくしてル
ープフィルタへの電荷変化を速くするように構成したの
で、ＰＬＬ回路のロックアップタイムのスピードアップ
を図ることができる。さらにＰＬＬ回路がロックして、
このパルス幅の差が小さい場合には、チャージポンプ回
路の出力電流を小さくするようにしたので、ループフィ
ルタへの外乱の影響が小さくなり、リファレンスリーク
を低減することができる。すなわち、本実施例に係るＰ
ＬＬ回路は、ロックアップタイムの高速化とリファレン
スリークの低減という相反する特性の改善の両立を図る
ことができる。
【００３８】なお、本実施例では、チャージポンプ回路
の出力を電流出力として説明したが、本発明が電圧出力
の場合にも適用できることはいうまでもなく、上述した
と同様の効果を得ることができる。
の出力を電流出力として説明したが、本発明が電圧出力
の場合にも適用できることはいうまでもなく、上述した
と同様の効果を得ることができる。
【００３９】さらに、パルス幅検出器に、パルス幅に対
するいわゆるヒステリシス機能を付加した構成をとるこ
とも可能である。すなわち、信号Ｓ２７のパルス幅Ｔｗ
が設定パルス幅Ｔ１以下である旨を示すハイレベルの検
出信号Ｓ２８を出力した後に、設定パルス幅Ｔ１（上述
した例では３ｎｓ）をさらに大きい値（たとえば５ｎ
ｓ）に再設定して、信号Ｓ２７のパルス幅Ｔｗと比較動
作を行うように構成することも可能である。これによ
り、より確実な動作を実現することができる。
するいわゆるヒステリシス機能を付加した構成をとるこ
とも可能である。すなわち、信号Ｓ２７のパルス幅Ｔｗ
が設定パルス幅Ｔ１以下である旨を示すハイレベルの検
出信号Ｓ２８を出力した後に、設定パルス幅Ｔ１（上述
した例では３ｎｓ）をさらに大きい値（たとえば５ｎ
ｓ）に再設定して、信号Ｓ２７のパルス幅Ｔｗと比較動
作を行うように構成することも可能である。これによ
り、より確実な動作を実現することができる。
【００４０】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路によれば、リファレンスリークを低減でき、また、ロ
ックアップ時間のスピードアップを図ることができる。
路によれば、リファレンスリークを低減でき、また、ロ
ックアップ時間のスピードアップを図ることができる。
【図１】本発明に係るＰＬＬ回路の一実施例を示す回路
図である。
図である。
【図２】本発明に係るパルス幅差生成器の構成例を示す
回路図である。
回路図である。
【図３】図１の動作を説明するためのタイミングチャー
トである。
トである。
【図４】従来のＰＬＬ回路の構成例を示す回路図であ
る。
る。
【図５】図５の動作を説明するためのタイミングチャー
トである。
トである。
【図６】位相が合っていてもアップパルス電流およびダ
ウンパルス電流を出し続ける構成のＰＬＬ回路の、理想
状態の場合のアップパルス電流およびダウンパルス電流
の関係を示す図である。
ウンパルス電流を出し続ける構成のＰＬＬ回路の、理想
状態の場合のアップパルス電流およびダウンパルス電流
の関係を示す図である。
【図７】位相が合っていてもアップパルス電流およびダ
ウンパルス電流を出し続ける構成のＰＬＬ回路の、実際
のアップパルス電流およびダウンパルス電流の関係を示
す図である。
ウンパルス電流を出し続ける構成のＰＬＬ回路の、実際
のアップパルス電流およびダウンパルス電流の関係を示
す図である。
２１…Ｎ分周器、２２…位相比較器、２３…チャージポ
ンプ回路、２４…ループフィルタ、２５…ＶＣＯ、２６
…Ｍ分周器、２７…パルス幅差生成器、２８…パルス幅
検出器。
ンプ回路、２４…ループフィルタ、２５…ＶＣＯ、２６
…Ｍ分周器、２７…パルス幅差生成器、２８…パルス幅
検出器。
Claims (6)
- 【請求項１】 制御信号の入力レベルに応じた周波数で
発振する発振手段と、 基準信号と上記発振手段の発振信号との位相を比較し、
比較結果に応じたパルス幅の第１のパルス信号および第
２のパルス信号を出力する位相比較手段と、 上記位相比較手段から出力された第１のパルス信号およ
び第２のパルス信号を受けて、両パルス信号のパルス幅
差を検出し、その差分に相当するパルス幅の第３のパル
ス信号を出力するパルス幅差生成手段と、 上記パルス幅差生成手段のよる第３のパルス信号のパル
ス幅とあらかじめ設定したパルス幅とを比較し、比較結
果に応じた検出信号を出力するパルス幅検出手段と、 上記位相比較手段から出力された第１のパルス信号およ
び第２のパルス信号を受けて、上記検出信号が第３のパ
ルス信号のパルス幅が設定パルス幅以上である旨を示す
場合には、両信号のパルス幅差に応じた期間、上記制御
信号を第１のレベルで出力し、上記検出信号が第３のパ
ルス信号のパルス幅が設定パルス幅以下である旨を示す
場合には、両信号のパルス幅差に応じた期間、上記制御
信号を第１のレベルより低い第２のレベルで出力するチ
ャージポンプ手段とを有するＰＬＬ回路。 - 【請求項２】 上記チャージポンプ手段から出力される
制御信号は電流出力である請求項１記載のＰＬＬ回路。 - 【請求項３】 上記チャージポンプ手段の電流出力を電
圧レベルに変換して上記発振手段に入力させる手段を有
する請求項２記載のＰＬＬ回路。 - 【請求項４】 上記チャージポンプ手段から出力される
制御信号は電圧出力である請求項１記載のＰＬＬ回路。 - 【請求項５】 上記パルス幅差生成手段は、上記第１の
パルス信号と上記第２のパルス信号との否定的排他的論
理和をとる手段により構成されている請求項１記載のＰ
ＬＬ回路。 - 【請求項６】 上記パルス幅検出手段は、第３のパルス
信号のパルス幅が設定パルス幅以下である旨を示す検出
信号を出力した後、設定パルス幅を大きい値に再設定し
て第３のパルス信号のパルス幅との比較を行う請求項１
記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034661A JPH10233681A (ja) | 1997-02-19 | 1997-02-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9034661A JPH10233681A (ja) | 1997-02-19 | 1997-02-19 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233681A true JPH10233681A (ja) | 1998-09-02 |
Family
ID=12420633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9034661A Pending JPH10233681A (ja) | 1997-02-19 | 1997-02-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1212829A1 (en) * | 1999-09-01 | 2002-06-12 | Lexmark International, Inc. | Method and apparatus for automatically compensating a spread spectrum clock generator |
| JP2012129789A (ja) * | 2010-12-15 | 2012-07-05 | Fujitsu Semiconductor Ltd | Ｐｌｌ回路 |
-
1997
- 1997-02-19 JP JP9034661A patent/JPH10233681A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1212829A1 (en) * | 1999-09-01 | 2002-06-12 | Lexmark International, Inc. | Method and apparatus for automatically compensating a spread spectrum clock generator |
| EP1212829A4 (en) * | 1999-09-01 | 2002-12-18 | Lexmark Int Inc | METHOD AND APPARATUS FOR AUTOMATIC COMPENSATION OF A SPREAD SPECTRUM CLOCK SIGNAL GENERATOR |
| JP2003527663A (ja) * | 1999-09-01 | 2003-09-16 | レックスマーク・インターナショナル・インコーポレーテツド | スペクトル拡散クロック発生器を自動的に補正する方法と装置 |
| JP2007035023A (ja) * | 1999-09-01 | 2007-02-08 | Lexmark Internatl Inc | スペクトル拡散クロック発生器を自動的に補正する方法と装置 |
| JP2012129789A (ja) * | 2010-12-15 | 2012-07-05 | Fujitsu Semiconductor Ltd | Ｐｌｌ回路 |
| US8415998B2 (en) | 2010-12-15 | 2013-04-09 | Fujitsu Semiconductor Limited | PLL circuit |
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