JPS58130631A - フエイズロツクドル−プ - Google Patents

フエイズロツクドル−プ

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JPS58130631A
JPS58130631A JP57012116A JP1211682A JPS58130631A JP S58130631 A JPS58130631 A JP S58130631A JP 57012116 A JP57012116 A JP 57012116A JP 1211682 A JP1211682 A JP 1211682A JP S58130631 A JPS58130631 A JP S58130631A
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JP
Japan
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circuit
pump
filter
resistance
output
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JP57012116A
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Inventor
Toshio Okada
利司郎 岡田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、スイッチング素子を用いずにループフィルタ
の時定数を多段に切換え可能にしたフェイズロックドル
ープ（ＰＬＬ）に関する。
（２）技術の背景 磁気ディスク等からデータを読み取るためにはクロック
が必要であり、そのクロ、り成分は一般に該データから
抽出する。この種のクロ、り抽出回路として使用される
ＰＬＬは概略第１図の構成をとる。同図において、１は
その自走周波数が入力ＩＮのＮ倍に設定された電圧制御
発振器（ＶＣＯ）、２はその出力ＯＵＴをＩ／Ｎに分局
する分周器（カウンタ；これは省略するときもある）、
３は該分局器の出力と入力ＩＮの位相を比較する位相比
較器、４は位相比較器３の出力Ｕ（Ｒ）ＶのときのＵ＝
Ｈ）またはＤ（Ｒ（ＶのときＤ＝Ｈ）に従いｇ　−ハス
フィルタ（ループフィルタ）５の容量に充電電流を流し
、もしくは該容量からの放電電流を吸込むポンプ回路で
、フィルタ５の直流出力でＶＣＯｌの発振周波数（位相
）が制御される。この様なＰＬＬ０特性には、ディスク
からの入力信号ＩＮにロックするには高速に引き込み動
作を行ない、一旦位相同期状態が確立したら入力信号に
含まれるジ、り等の高速変動には追従しない安定性が要
求される。このため、一般にはフィルタ５０力、トオフ
周波数を引き込み時には高くして応答速度を高め、また
引き込み後はそのカットオフ周波数を低くして応答を遅
くシ、ジッタには追従せずに回転ムラにのみ追従する様
に切換えている。
第１図で位相比較器５とポンプ回路４の総合的なゲイン
をにφ（Ｖ／ｒａｄ　）、フィルタ５のゲインをＫＦ　
、　Ｎ’ＣＯ１のゲインをＫｙ　（ｒａｄ／ｓｅｅ／Ｖ
　）、分周器２の分周比をＮ１出力ＯＵＴの位相を０ｏ
　（Ｓ）、入力ＩＮの位相をθｔ（Ｓ）、Ｓはラプラス
演算子とすると次式が成り立つ。
またフィルタ５が１次遅れのパッシブフィルタで、第２
図のように抵抗へ、Ｒと容量Ｃで構成されるとすれば、
そのゲインＫＦは次式のように表わされる。
従って、■■より となる。■式で分母＝０とすれば特性方程式は０＝Ｓ！
ＮＣ（Ｒｏ＋Ｒ）＋５（Ｎ４・Ｋｖ−ｃ−Ｒ十Ｎ）十へ
・Ｋｖ・・・曲・・■となる。０式はωｎを自然角周波
数、ζをダンピングファクタとすると ０＝Ｓ”＋２ζ・ωｎ−８十ωも と表わすことができ、こ＼で である。■、■式から次のことが分る。即ち可変なのは
抵抗Ｒと島であるとすれば、ωｎは（Ｒｏ＋Ｒ）が大き
くなるほど低くなシ、また系を安定にすべくζを一定に
するにはＲの増大につれて為も増大させなければならな
い。
（６）従来技術と問題点 第６図は上述した点を考慮してフィルタ５のカットオフ
周波数を２段階に切換える従来の回路例である。ポンプ
回路は２組設けられ、その一方４Ｆはポンプ回路選択信
号ＦＡＳＴ＝Ｈ（ハイ）で選択されるアンドゲートＧ！
、抵抗−、ダイオード）の系とナントゲートＧ４、抵抗
Ｒ−、ダイオードＤ４の系からなる。他方のポンプ回路
４ｓはＦＡＳＴ＝Ｌ　（ロー）で選択されるアンドゲー
トＧ！、抵抗Ｒｓ、ダイオードＤ！の系とナントゲート
自、抵抗−、ダイオードＤｓの系からなる。ゲートＧ！
〜Ｇ４はオープンコレクタ型である。Ｇ、は信号ＦＡＳ
Ｔの反転用インバータである。抵抗Ｒ７、ダイオードＤ
ｓ、　　）ランジスタＱ１からなる系は、ローパスフィ
ルタ５の抵抗Ｒ１に並列に抵抗Ｒ１を接続するか否かを
信号ＦＡＳＴで選択する手段である。抵抗Ｒ１またはＲ
１とＲ，の合成値が第２図の抵抗Ｒに相当し、また抵抗
Ｒ３〜Ｒ・の１つが抵抗−に相当する。なおトランジス
タＱ１はオンになると双方向に信号電流を通す。
第４図（ａ）はＦＡＳＴ＝ＨとしてトランジスタＱ１を
オンにし、且つポンプ回路４Ｆ側を選択した場合の等価
回路で、（ｂ）は入力ＵがＨのときのフィルタ５の等価
回路である（入力りがＨであれば電がへになる）。また
（ｃ）はＦＡＳＴ＝ＬとしてトランジスタＱ１をオフに
し、且つポンプ回路４．側を選択した場合の等価回路で
、（ｄ）は入力ＵがＨのときのフィルタ５０等価回路で
ある。この回路でＲｓ　＝　Ｒ４、Ｒａ　＝−１Ｒ，）
Ｒ，、Ｒ，：＞　Ｒ，・Ｒ雪（Ｒｔ十〜）に設定すれば
ＦＡＳＴ＝Ｈの時の方がωユが大きく速い引き込みが可
能となシ、またζも動ｅ　Ｒａ　ｅ　Ｒ４の値によって
適当に選べる（引込み時も定常時もζが不変なように選
べる）ので系の安定性を損なうことがない。
しかしながら、トランジスタＱ！で並列抵抗Ｒ４′ｆｒ
接断する回路方式であるため、部品点数が多く、またト
ランジスタＱ！の飽和電圧（Ｖｓａｔ）が引き込み中に
ノイズとなってＶＣＯｌの制御電圧に加わるため、引き
込み特性を悪化させる欠点がある。
（４）発明の目的 本発明は、スイッチングトランジスタを使用することな
く引込み時と定常時でローパスフィルタの時定数因子へ
、Ｒを切換えようとするものである。
（５）発明の構成 本発明は、電圧制御発振器と、その出力まｆｃは分周出
力と入力信号との位相比較を行なう位相比較器と、該位
相比較器の出力に応じて後段ローパスフィルタの容量を
充放電するポンプ回路と、前記電圧制御発振器に発振周
波数制御電圧を与える該ローパスフィルタとをループ状
に接続してなる７エイズロ、クドループにおいて、該ポ
ンプ回路を複数組並列に設けてその１組だけを外部から
の信号で選択可能とし、また該フィルタ回路を互いに直
列に接続された容量およびポンプ回路の数に等しい複数
の抵抗で構成し、これらの抵抗の相互および電圧制御発
振器との各接続点へ逐次、ポンプ回路の各出力端の充放
電用抵抗を接続してなることを特徴とするものであるが
、以下図示の実施例を参照しながらこれを詳細に説明す
る。
（６）発明の実施例 第５図は本発明の一実施例を示す要部（ポンプ回路とロ
ーパスフィルタ部分）構成図で、第３図と同一部分は同
一符号が付しである。但し、ポンプ回路４Ｆはゲー）　
Ｇｓ　ｐ　Ｇ４、抵抗Ｒ４１Ｒ４、ダイオード珈、Ｄ４
で構成され、またポンプ回＠４８はゲートＧ！、Ｇ１、
抵抗Ｒ２＊　Ｒｓ　、ダイオードＤ！、偽で構成される
。フィルタ５は、アースからＶＣＯ１の入力端にかけて
直列に接続された容ｔＣおよびポンプ回路の数本例では
２に等しい数の抵抗Ｒ１＊　Ｒ鵞と、これらの抵抗端に
出力端Ｐｇ　、　ＰＦを接続したポンプ回路４６　ｅ　
４Ｆの出力段の抵抗Ｒ１ｐ　Ｂ＠　＠　Ｒ４１Ｒ４で構
成される。ａＳは信号ＦＡＳＴを反転するインバータで
ある。第６図は等価回路で、（ａ）はＦＡＳＴ　＝　）
！で第５図下側のポンプ回路４Ｆを選択した場合である
。この場合−ヒ側のポンプ回路４ｍはオフであり、いの
で無視でき、フィルタ５０等価回路（入力Ｕ；Ｈのとき
）は同図（ｂ）のようになる。この場合もＲ４＝へでＤ
＝Ｈであればへは〜になる。（６）はＦＡＳＴ＝Ｌで第
５図上側のポンプ回路４ＩＩを選択した場合である。こ
の場合は下側のポンプ回路４ｒがオンであるため抵抗Ｒ
鵞は有効に作用して抵抗Ｒ１と直列になる。このためフ
ィルタ５の等価回路（Ｕ＝Ｈのとき）は（ｄ）のように
なる。第５図でＲｓ＞Ｒ４、Ｒ１＋Ｒｚ＞Ｒ＋とすれば
第３図と同様にフィルタ５０時定数を切換えることがで
き、またω□、この値ＦＡＳＴ＝Ｈ，Ｌいずれのときも
所望値に選定できるもので系の安定性を損なうことがな
い。加えて、時定数の切換えにトランジスタを使用しな
いので切シ換え時のノイズで引き込み特性を劣化させる
仁とがない。
第７図は本発明の他の実施例で、第５図のダイオードＤ
！〜Ｄ４をそれぞれＣ−ＭＯＳのト２イステー一トバッ
ファＧ・〜Ｇｇに置き換えたものである。この場合には
ダイオードが不要になるので全体をＩＣ化し易い利点が
あ、る。第８図はフィルタ５の時定数を３段階に切シ換
え（時定数をなだらかに変化させる）、充放電回路の時
定数を等しくした本発明の異なる実施例である。本例で
は選択信号ＰＵＭＰ。
〜ＰＵＭＰ、でいずれか１つだけが選択される３組のポ
ンプ回路４１〜４３ヲ用いる。各ポンプ回路４！〜４ｓ
はオアゲートＧｌ　〜Ｇｇ、アンドゲート０番〜Ｇ６、
Ｃ−！ｖ１）ｓのトライステードパ、７７の〜Ｇ９、出
力段の抵抗Ｒｓ　＊　Ｒ４ｅ　Ｒ４の各１個を用いて構
成される。フィルタ５の構成要素は１抗Ｒ１、Ｒ，〜電
、　Ｒ＠　＊　Ｒ１＠と容量Ｃで、直列抵抗ＲＩＯは抵
抗Ｒ３を通したポンプ回路４３の出力端Ｐ３と抵抗ｋを
通したポンプ回路４３の出力端ｐｍとの間に、また直列
抵抗ＲＳは該出力端ｐ。
と抵抗Ｒ８を通したポンプ回路４１の出力端Ｐ１との間
に接続される。抵抗Ｒ１と容量Ｃが出力端Ｐ１とアース
間に接続される点は第７図と同様である。このような回
路形式を発展させることでフィルタ５の時定数を４段以
上の多段に切換えることも可能であシ、滑らかな時定数
変化を実現できる。
（７）発明の効果 以上述べたように本発明によれば、ＰＬＬにおけるロー
パスフィルタの時定数切換えにスイッチングトランジス
タを必要としないので、部品点数が少なく、シかも切換
えノイズによる引き込み特性の劣化がない利点を有する
。
【図面の簡単な説明】
第１図はＰＬＬの一般的な構成図、第２図はそのローパ
スフィルタの回路図、第３図はローパスフィルタの時定
数を切換可能な従来のＰＬＬの要部構成図、第４図はそ
の等価回路図、第５図は本発明の一実施例を示す要部構
成図、第６図はその等価回路図、第７図および第８図は
本発明の異なる実施例を示す要部構成図である。 図中、１は電圧制御発振器、２は分局器、３は位相比較
器、４Ｆ　ｍ　４１ｔ　ｅ　４〜４ｓはポンプ回路、Ｐ
Ｆ＃Ｐ＠　＊　Ｐ１〜Ｐ、はその出力端、５はローパス
フィルタ、Ｃはその容量、１％　＃　Ｒｓ　＃　Ｅｋｅ
はフィルタ５の直列抵抗、Ｒ３〜Ｒｓ、Ｒａはフィルタ
要素となるポンプ回路の出力段の抵抗である。 出願人　富士通株式会社 代理人弁理士　　青　　柳　　　　　稔第６図 第７図 第８図 手続補正書（自発） 昭和５８年、３月　２日 特許庁長官　若　杉　和　夫　殿 １、事件の表示 昭和５７年特許願第１２１１６号 ２、発明の名称 ７エイズロ、クドループ回路 １補正をする者 事件との関係　　　特許出願人 住　所　神奈川県用崎市中原区上小田中１０１５番地名
称　（５２２）富士通株式会社 代表者　　山　本　卓　眞 ６補正によシ増加する発明の数　　　　な　し７、補正
の対象 明細書の発明の名称の欄、特許請求の範囲の欄、別　　
　　紙 （１）明細書第１頁５行〜１８行の特許請求の範囲を以
下の３シに補正する。 「　電圧制御発振器と、その出力また社分周出力と入力
信号との位相比較を行なう位相比較器と、該位相比較器
の出力に応じて後段ローパスフィルタの容量を充放電す
るポンプ回路と、前記電圧制御発振器に発振周波数制御
電圧を与える皺ローパスフィルタとをループ状に接続し
てなる７工イズロツクドルーブ回路において、該ポンプ
回路を複数組並列に設けてその１組だけを外部からの信
号で選択可能とし、また該フィルタ回路を、容量および
ポンプ回路の数に等しい複数の抵抗の直列接続回路で構
成し、これらの抵抗の相互接続点およびこれらの抵抗と
電圧制御路の各出力端の充放電用抵抗を接続してなるこ
とを特徴とするフェイズロックドルーフ回路、」Ｏ）同
第１頁３行の発明の名称を「フェイズロックドループ謁
ｉ」に補正する。 （３）同第２頁３行目のｒ（ＰＬＬ）に関する。」をｒ
（ＰＬＬ）回路に関する。」に補正する。 （４）同第７頁第１１行目乃至第８頁第４行目の「電圧
制御・・−・・特徴とするｊの個所を以下の通υに補正
する。 「電圧制御発振器と、その出力または分局出力と入力信
号との位相比較を行なう位相比較器と、該位相比較器の
出力に応じて後段ローパスフィルタの容量を充放電する
ポンプ回路と、前記電圧制御発振器に発振周波数制御電
圧を与える該ローパスフィルタとをループ状に接続して
なるフェイズロックドルー１回路において、皺ポンプ回
路を複数組並列に設けてその１組だけを外部からの信号
で選択可能とし、また該フィルタ回路を、容量およびポ
ンプ回路の数に等しい複数の抵抗の直列接続回路で構成
し、これらの抵抗の相互接続点およびこれらの抵抗と電
圧制御発振器との接続点へ、それぞれ異なるポンプ回路
の各出力端の充放電用抵抗を接続してなるととを特徴と
する特

Claims (1)

    【特許請求の範囲】
  1. 電圧制御発振器と、その出力または分局出力と入力信号
    との位相比較を行なう位相比較器と、該位相比較器の出
    力に応じて後段ローパスフィルタの容量を充放電するポ
    ンプ回路と、前記電圧制御発振器に発振周波数制御電圧
    を与える該ローパスフィルタとをループ状に接続してな
    る７エイズロ、クドループにおいて、該ポンプ回路を複
    数組並列に設けてその１組だけを外部からの信号で選択
    可能とし、また該フィルタ回路を互いに直列に接続され
    た容量およびポンプ回路の数に等しい複数の抵抗で構成
    し、これらの抵抗の相互および電圧制御発振器との各接
    続点へ逐次、ポンプ回路の各出力端の充放電用抵抗を接
    続してなることを特徴とするフェイズロックドループ。
JP57012116A 1982-01-28 1982-01-28 フエイズロツクドル−プ Pending JPS58130631A (ja)

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EP83400185A EP0085615B1 (en) 1982-01-28 1983-01-27 Phase-locked loop circuit
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