JPS6228086Y2 - - Google Patents

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JPS6228086Y2
JPS6228086Y2 JP1980176020U JP17602080U JPS6228086Y2 JP S6228086 Y2 JPS6228086 Y2 JP S6228086Y2 JP 1980176020 U JP1980176020 U JP 1980176020U JP 17602080 U JP17602080 U JP 17602080U JP S6228086 Y2 JPS6228086 Y2 JP S6228086Y2
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output
diodes
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Description

【考案の詳細な説明】 本考案はPLL（フエイズ・ロツクド・ループ）
検波回路に関するものである。
第１図はPLL検波回路の従来例を示す回路図で
ある。図において、所定信号eiを一入力とする位
相比較器１はVCO（電圧制御発振器）２の発振
出力を他入力としており、当該発振出力とFM信
号eiとの周波数及び位相差に応じた出力を発生す
る。この位相比較器１の出力はループフイルタ３
で直流電圧に変換され直流アンプ４で増幅された
後検波出力となると共に、VCO２の制御電圧と
なる。
ループフイルタ３は、例えば、位相比較器１の
出力端と直流アンプ４の入力端の間に接続された
抵抗R1と、この抵抗R1の出力端と接地間に直列
接続された抵抗R2，R3及びコンデンサC1とを含
んでいる。また、例えば抵抗R3にはトランジス
タQ0が並列接続されており、当該トランジスタ
Q0は同調点近傍で発生される制御信号ＶBに応答
して抵抗R3を短絡しループフイルタ３の時定数
を切替えることによつてフイルタ特性を狭帯域に
しかつロツクインタイムを短かくする。なお、か
かるPLL検波回路をIC（集積回路）化した場合
にはコンデンサC1は端子（ピン）Ａを介して外
付けとなる。
かかる構成においては、ループフイルタ３の時
定数の切替えをトランジスタQ0のスイツチング
により行なつているが、スイツチング素子として
トランジスタQ0を用いた場合DCオフセツト電圧
が生じこれがスパイクノイズを発生すると共に
PLLループを不安定にさせてしまうという欠点が
あつた。
本考案の目的は、ループフイルタの時定数切替
時のオフセツト電圧の発生を抑えることにより上
記した欠点を解消したPLL検波回路を提供するこ
とである。
本考案によるPLL検波回路は、ループフイルタ
の時定数を設定するための少なくとも１つの素子
の両端にそれぞれカソードが接続されかつアノー
ドが共通接続された第１及び第２のダイオード
と、上記素子の両端にそれぞれアノードが接続さ
れかつカソードが共通接続された第３及び第４の
ダイオードと、所定信号に応答してこれらダイオ
ードを活性化する手段とからなるダイオードスイ
ツチ回路によりループフイルタの時定数を切替え
るように構成されたことを特徴としている。
以下、本考案の実施例を図面を参照して詳細に
説明する。
第２図は本考案の一実施例を示す回路図であ
り、図中第１図と同等部分は同一符号により示さ
れている。図において、５は直流アンプ４で増幅
されたループフイルタ３の出力すなわち検波出力
が所定レベル範囲内にあることを検出して検出信
号を発生するゼロボルトスイツチ回路であり、ウ
インドコンパレータ構成となつている。すなわ
ち、検波出力を非反転入力とする演算増幅器OP1
と検波出力を反転入力とする演算増幅器OP2とを
含んでおり、OP1の反転入力及びOP2の非反転入
力には抵抗R4及びR5を介して基準電圧Vrefが印
加されている。また、OP1の反転入力が抵抗R6を
介して電源＋Ｂに接続され、OP2の非反転入力が
抵抗R7を介して接地されている。OP1及びOP2の
出力はダイオードD1及びD2並びに抵抗R8を介し
て時定数回路６に供給される。時定数回路６はト
ランジスタQ1、抵抗R1及びコンデンサC2により
構成されている。時定数回路６の出力はループフ
イルタ３の時定数を切替えるためのダイオードス
イツチ回路７に供給される。
ダイオードスイツチ回路７は、ループフイルタ
３の時定数を設定するための少なくとも１つの素
子、例えば抵抗R2の両端にそれぞれカソードが
接続されかつアノードが共通接続された第１及び
第２のダイオードD3及びD4と、抵抗R2の両端に
それぞれアノードが接続されかつカソードが共通
接続された第３及び第４のダイオードD5及びD6
と、時定数回路６の出力に応答してこれらダイオ
ードD3〜D6を活性化する電流ミラー回路とから
構成されている。電流ミラー回路は、ダイオード
構成のトランジスタQ2と、このトランジスタQ2
とベースが共通接続されかつコレクタがダイオー
ドD3，D4のアノード共通接続点に接続されたト
ランジスタQ3と、トランジスタQ2とコレクタが
共通接続されかつ時定数回路６の出力をベース入
力とするトランジスタQ4と、このトランジスタ
Q4とベースが共通接続されかつコレクタがダイ
オードD5，D6のカソード共通接続点に接続され
たトランジスタQ5とを含んでいる。トランジス
タQ2及びQ3の各エミツタは抵抗R10及びR11を介
して電源＋Ｂに接続されており、トランジスタ
Q4及びQ5の各エミツタは抵抗R12及びR13を介し
て接地されている。また、トランジスタQ4のベ
ースはダイオードD7及びD8を介して接地されて
いる。
かかる構成において、入力信号eiの信号周波数
を徐々にスイープし、入力信号eiがPLL検波回路
のロツクレンジ内に入るとPLL検波回路は広帯域
のフイルタ特性となつており容易にロツクする。
第３図ａ及びｂには検波出力及びゼロボルトスイ
ツチ回路５の出力の波形図がそれぞれ示されてお
り、入力信号eiの周波数がΔｆの帯域外であれば
検波出力のレベルが−Vref〜＋Vrefの範囲外で
あるためゼロボルトスイツチ回路５は高レベルの
出力を発生する。この出力は時定数回路６を介し
てダイオードスイツチ回路７に印加されるため電
流ミラー回路はオフ状態となつてダイオードD3
〜D6を非活性化状態とする。従つて、抵抗R2が
短絡されないためループフイルタ３の時定数は抵
抗R1〜R3及びコンデンサC1で定まり、PLLのフ
イルタ特性としては広帯域のままである。次に、
入力信号eiがΔｆの帯域内に入ると、検波出力の
レベルが−Vref〜＋Vrefの範囲内となるためゼ
ロボルトスイツチ回路５は低レベルの出力を発生
する。この出力に応答してダイオードスイツチ回
路７の電流ミラー回路がオン状態となつてダイオ
ードD3〜D6を活性化する。これにより抵抗R2が
短絡され、ループフイルタ３の時定数が抵抗
R1，R3及びコンデンサC1で定まり、よつてPLL
のフイルタ特性としては狭帯域のものが得られ
る。入力信号eiをさらにスイープしてゆけば前述
した状態となる。
このように、ループフイルタの時定数の切替え
をダイオード（D3〜D6）スイツチで行なうことに
よりオフセツト電圧を発生することなくPLLのフ
イルタ特性を切替えることが出来る。更には、ゼ
ロボルトスイツチ回路５の出力を時定数回路６を
介してダイオードスイツチ回路７に印加すること
により、時定数回路６のコンデンサC2によりト
ランジスタQ4，Q5，Q2，Q3に流れる電流の変化
は緩やかになるので、ダイオードD3〜D6の動抵
抗の変化も緩やかになり、よつて時定数切替え時
の誤動作を防止できることにもなる。また、ルー
プフイルタの時定数を切替える方法として複数の
コンデンサを切替える方法もあるが、かかる方法
によればIC化した場合外付けコンデンサが増え
ることによりICの端子（ピン）を増加せざるを
得ないが、本考案によればコンデンサC1に対応
した端子１本で構成することが出来る。なお、本
考案によるPLL検波回路はAM−PMステレオ方
式のAM受信機などに用いて好適である。
【図面の簡単な説明】
第１図はPLL検波回路の従来例を示す回路図、
第２図は本考案によるPLL検波回路の一実施例を
示す回路図、第３図は第２図における検波出力ａ
及びゼロボルトスイツチ回路の出力ｂを示す波形
図である。 主要部分の符号の説明、１……位相比較器、２
……電圧制御発振器、３……ループフイルタ、５
……ゼロボルトスイツチ回路、７……ダイオード
スイツチ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. ループフイルタと、このループフイルタの出力
    が所定レベル範囲内にあることを検出して検出信
    号を発生する手段と、前記検出信号に応答して前
    記ループフイルタの時定数を切替えるスイツチ回
    路とを備えたPLL検波回路であつて、前記手段と
    前記スイツチ回路との間に設けられた時定数回路
    を備え、前記スイツチ回路は、前記ループフイル
    タの時定数を設定するための少なくとも１つの素
    子の両端にそれぞれカソードが接続されかつアノ
    ードが共通接続された第１及び第２のダイオード
    と、前記素子の両端にそれぞれアノードが接続さ
    れかつカソードが共通接続された第３及び第４の
    ダイオードと、前記時定数回路を経た前記検出信
    号に応答して前記第１，第２，第３及び第４のダ
    イオードを活性化する手段とからなることを特徴
    とするPLL回路。
JP1980176020U 1980-12-08 1980-12-08 Expired JPS6228086Y2 (ja)

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