JPS5873244A - Ｐｌｌ周波数シンセサイザ− - Google Patents
Ｐｌｌ周波数シンセサイザ−Info
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- JPS5873244A JPS5873244A JP56170738A JP17073881A JPS5873244A JP S5873244 A JPS5873244 A JP S5873244A JP 56170738 A JP56170738 A JP 56170738A JP 17073881 A JP17073881 A JP 17073881A JP S5873244 A JPS5873244 A JP S5873244A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＬＬｔ−用い次局波数シンセサイザーの改良
に関するものである。
に関するものである。
従来ガえば無線トランシーバ−や光波測距儀等各種装置
の受信回路のローカルオシレータとして、入力信号の周
波数を中間周波増幅する為に中間周波数に周波数変換す
るいわゆる周波数シンセサイザーが用いられている。
の受信回路のローカルオシレータとして、入力信号の周
波数を中間周波増幅する為に中間周波数に周波数変換す
るいわゆる周波数シンセサイザーが用いられている。
従来の各種装置のローカルオシレーターとしての周数数
シンセサイザー＃′ｉ第１図に示すものが多く使われて
来た。
シンセサイザー＃′ｉ第１図に示すものが多く使われて
来た。
入力信号の周波数ｆＴからある一足の周波数差ｉｌｌを
もった局部発振信号を発生させる為に、ｆｌＦなる周波
数の中間周波信号を用い２つの９０″移送器１−１．１
−２と２つの平衡変調器２−１，２−２及び加算器３を
使って目的の中間周波信号（その周波数ｆｌｌはｆｒ−
１ｒｙ）を得ていた。この方法では第１図に示す５つの
各ブロックの調整がむずかしい事、部品点数が多い事、
人力１１号の周波数ｆｒ がある範囲内で変化するよ
うな場合、（ガえばトランシーバ−のチャンネル切換等
）９０°移送器１−１の出力振輻が周波数によって変化
し］シて周波数ｆｊｌ の局部発振出力信号に含まれる
スプリアスｆｍ単な回路では小さくすることができない
事などの欠点があった。これを解決する為近年さかんに
用いられるようになつ７ｔＰＬＬｔ応用して１１１２図
に示すような回路構成で前述の局部発振信号を発生させ
ることが提案されているがこれにぶると局部発振信号の
周波数ｆｊが２７１１以上変化する場合は、ＰＬＬがロ
ックはずれを起こし回路が正帰還となｐＶｃＯＴの出力
ｌｌ１ｌｔＩＬ数ｆ１ が飽和しロックできない１１
ま止まってしまう危険性が６つ次。
もった局部発振信号を発生させる為に、ｆｌＦなる周波
数の中間周波信号を用い２つの９０″移送器１−１．１
−２と２つの平衡変調器２−１，２−２及び加算器３を
使って目的の中間周波信号（その周波数ｆｌｌはｆｒ−
１ｒｙ）を得ていた。この方法では第１図に示す５つの
各ブロックの調整がむずかしい事、部品点数が多い事、
人力１１号の周波数ｆｒ がある範囲内で変化するよ
うな場合、（ガえばトランシーバ−のチャンネル切換等
）９０°移送器１−１の出力振輻が周波数によって変化
し］シて周波数ｆｊｌ の局部発振出力信号に含まれる
スプリアスｆｍ単な回路では小さくすることができない
事などの欠点があった。これを解決する為近年さかんに
用いられるようになつ７ｔＰＬＬｔ応用して１１１２図
に示すような回路構成で前述の局部発振信号を発生させ
ることが提案されているがこれにぶると局部発振信号の
周波数ｆｊが２７１１以上変化する場合は、ＰＬＬがロ
ックはずれを起こし回路が正帰還となｐＶｃＯＴの出力
ｌｌ１ｌｔＩＬ数ｆ１ が飽和しロックできない１１
ま止まってしまう危険性が６つ次。
この点につきさらに以下に詳述する。
位相同期の過程及びロック可能な範１１について
ｆＪ（Ｖ ＣＯ出力信号周波数） ｆ ｆＪｔｒ −ｔ
ｒｙでロックするように回路を設計し九場合第２図に示
すＰＬＬ回路中位相比板ｉＳ５の２つの入力端子Ｘ１Ｙ
に入って来る２悟号の周波数ｆＸ、 ｆＹがｌｘ’）
ｆｒならば位相比較器５の出力端子２の出力電圧はハイ
ホルティジとなシｖｃｏｙの出力信号の周波数ｆＡ
ｔ−上げるように働き、逆にｔｘ＜ｆｒならば位相比較
器５の出力電圧はローボルティジとなｎｖｃｏ出力信号
周波数を下げるように働く。従って系がロックする以前
ｔｒ に対してｆｊ かどの位置にるるかによって
ｆｌ の＃［数移動方向が異なる。その関係を票６図
に示す。この図から明らかなようにあるｔｒに対してｆ
Ｒが０ （ｆＴ ＋１１１の範囲にあれ１ｊｆｊはＰＬ
Ｌ。
ｒｙでロックするように回路を設計し九場合第２図に示
すＰＬＬ回路中位相比板ｉＳ５の２つの入力端子Ｘ１Ｙ
に入って来る２悟号の周波数ｆＸ、 ｆＹがｌｘ’）
ｆｒならば位相比較器５の出力端子２の出力電圧はハイ
ホルティジとなシｖｃｏｙの出力信号の周波数ｆＡ
ｔ−上げるように働き、逆にｔｘ＜ｆｒならば位相比較
器５の出力電圧はローボルティジとなｎｖｃｏ出力信号
周波数を下げるように働く。従って系がロックする以前
ｔｒ に対してｆｊ かどの位置にるるかによって
ｆｌ の＃［数移動方向が異なる。その関係を票６図
に示す。この図から明らかなようにあるｔｒに対してｆ
Ｒが０ （ｆＴ ＋１１１の範囲にあれ１ｊｆｊはＰＬ
Ｌ。
かロックすべき（９−ｆｉｌ） の方向Ｋｓ動しある
ロック時間以内にロックすることができる。しかしｔｒ
とｆｌの関係がｆλンｒｒ ＋ｔｒｙならばｆｊはｔｒ
−ｔＩＦからはなれる方向に移動しロックすることが
できない。今ｆｒ という周波数は固定ではなくある
範囲で切シ〃・え可能なものを考えているのであるロッ
ク状態からｔｒ ｔａｐかえてロック可能な範囲とい
うのは切ｐかえた後の１１ ｆ ｆｒ（ｎ４−１）切）
かえ前のｆＪＩ １ｋｆａｎとするとｆ’（ｎ＋ｔ）
） ｔａｎ−１１１ということになる。従ってｔｒＶｒ
ｔｒｙＫ比較して広い範囲で可変とする場合は上記の条
件を常に満足させながらｆＴを変化させねばならない。
ロック時間以内にロックすることができる。しかしｔｒ
とｆｌの関係がｆλンｒｒ ＋ｔｒｙならばｆｊはｔｒ
−ｔＩＦからはなれる方向に移動しロックすることが
できない。今ｆｒ という周波数は固定ではなくある
範囲で切シ〃・え可能なものを考えているのであるロッ
ク状態からｔｒ ｔａｐかえてロック可能な範囲とい
うのは切ｐかえた後の１１ ｆ ｆｒ（ｎ４−１）切）
かえ前のｆＪＩ １ｋｆａｎとするとｆ’（ｎ＋ｔ）
） ｔａｎ−１１１ということになる。従ってｔｒＶｒ
ｔｒｙＫ比較して広い範囲で可変とする場合は上記の条
件を常に満足させながらｆＴを変化させねばならない。
従って飼えばトランシーバの入力信号がチャンネル切換
等ランダムに行われる場合には上記範囲を超えることが
考えられる。よってチャンネル切換を小きざみに一定の
順序でしか行えない橡にすれば上記問題点は解決するが
、所望のチャンネルに切換えるのに時間が掛かりわずら
れしく、チャンネル切１ａはランダムに行えるのが望ま
しい。さらｒ−夷一閲魅としては、そのような条件を満
たしたとしても何らかの外乱にＬＪＰＬＬの出力周波数
ｊｊが１１ ＋ ｆｉｒ 以上に飛んでしまり九場合
二度とロックできなくなってしまう。こＯ良め第２図に
示す従来０ＦＬＬシンｔサイザーは実際に使用すること
ができなかった。
等ランダムに行われる場合には上記範囲を超えることが
考えられる。よってチャンネル切換を小きざみに一定の
順序でしか行えない橡にすれば上記問題点は解決するが
、所望のチャンネルに切換えるのに時間が掛かりわずら
れしく、チャンネル切１ａはランダムに行えるのが望ま
しい。さらｒ−夷一閲魅としては、そのような条件を満
たしたとしても何らかの外乱にＬＪＰＬＬの出力周波数
ｊｊが１１ ＋ ｆｉｒ 以上に飛んでしまり九場合
二度とロックできなくなってしまう。こＯ良め第２図に
示す従来０ＦＬＬシンｔサイザーは実際に使用すること
ができなかった。
本発明ｔｉＰＬＬを用い、しかも入力信号の周波数ｆＴ
が２ｆｚＦ以上の広い周波数レンジで変化しても安定に
ｆＴ −ｆＪＩ或いはｔＴ ＋ｆｚｙなる同波数の信号
を発生させる周波数シンセサイザーを得ることを目的と
し友ものである。
が２ｆｚＦ以上の広い周波数レンジで変化しても安定に
ｆＴ −ｆＪＩ或いはｔＴ ＋ｆｚｙなる同波数の信号
を発生させる周波数シンセサイザーを得ることを目的と
し友ものである。
第３図は本発明の一実ｍＩＰＩＩを示すブロック図であ
る。ローパスフィルタ８の入力点で回路に正帰還がかか
つている事を検出する検出回路８及びこの検出回路８か
らの信号を受けてｖＣＯの出力周波数をロック可能な ｆｘ ＝ １１ 十Ｈｚ以下に下げる制御回路９とより
なる検出制御回路１０が設けられでいる。
る。ローパスフィルタ８の入力点で回路に正帰還がかか
つている事を検出する検出回路８及びこの検出回路８か
らの信号を受けてｖＣＯの出力周波数をロック可能な ｆｘ ＝ １１ 十Ｈｚ以下に下げる制御回路９とより
なる検出制御回路１０が設けられでいる。
上記の検出、制御回路１０によってどのような周波数で
ロックかはずれても自動的に復帰できる機能を有する。
ロックかはずれても自動的に復帰できる機能を有する。
なお給３図ではローパスフィルター６の入力部で検出し
ＬＰＦの出力を制御しているが検出制御はローパスフィ
ルター６の入力、出力どちらでも口」能である。
ＬＰＦの出力を制御しているが検出制御はローパスフィ
ルター６の入力、出力どちらでも口」能である。
第４１ＥＩＫＣＯ４０４６ＩＩタイプの位相比較器と完
全積分酸ローパスフィルタを用い九ＰＬＬに用いる本発
明の検出制御回路１ｏの実施内を示す。
全積分酸ローパスフィルタを用い九ＰＬＬに用いる本発
明の検出制御回路１ｏの実施内を示す。
この実施例で線検出制御回路１０ｔ−ひとつのＩＣＬＩ
Ｃ，）で実現させている。この回路はＩＩ５図に示すよ
うな入出力特性をもったヒステリシスコンパレータであ
る。位相比較器出力はロック時ハイインピーダンスとな
るのでＲ，Ｂ、でｘＣ，のインバーテイングインプット
端子Ｈの電圧がＵＴＰ以上になるように、ｔ 九ＲＩ
Ｒ＠ Ｃｔで形成されるローパスフィルタのカットオ
フ周波数はＰＬＬの位相比軟周波数よｐ充分低くなるよ
うにさらに位相比較器の出力特性を劣化させな−ように
８、Ｂ、はできるだけ高い抵抗値に選ぶ事が望ましい。
Ｃ，）で実現させている。この回路はＩＩ５図に示すよ
うな入出力特性をもったヒステリシスコンパレータであ
る。位相比較器出力はロック時ハイインピーダンスとな
るのでＲ，Ｂ、でｘＣ，のインバーテイングインプット
端子Ｈの電圧がＵＴＰ以上になるように、ｔ 九ＲＩ
Ｒ＠ Ｃｔで形成されるローパスフィルタのカットオ
フ周波数はＰＬＬの位相比軟周波数よｐ充分低くなるよ
うにさらに位相比較器の出力特性を劣化させな−ように
８、Ｂ、はできるだけ高い抵抗値に選ぶ事が望ましい。
絢爽施飼で扛田方信号の周波数ｆＪｆ ｔＴ −１１１
にロックさせる様なシンセサイザーについて述べ九が、
出力信号周波＠ｆＪｔ ｌ ＋ ｔｒｙ にロックさ
せる様なシンセサイザーについても同様の原理で本発明
を適用することができる。
にロックさせる様なシンセサイザーについて述べ九が、
出力信号周波＠ｆＪｔ ｌ ＋ ｔｒｙ にロックさ
せる様なシンセサイザーについても同様の原理で本発明
を適用することができる。
以上のように本発明によれば簡単な回路構成に１９人力
信号の周波数ｆｔ が大きく変化しても安定して作動
するＰＬＬ周波数シンセサイザーを実現できる。
信号の周波数ｆｔ が大きく変化しても安定して作動
するＰＬＬ周波数シンセサイザーを実現できる。
第１図及び第２ＥＦｉ従米の周波数シンセサイザーを示
す図、 １１に３図は、本発明の論集ＩＩＡＩＰＩを示す図、！
１ｌＥ４図扛検出制御回路を示す図、第５図は、第４図
示の回路の人出力特性を示す図、 第６図は周波数移動を示す図である。 〔主ｌＩｓ分の符号の説明〕 ＩＮ、・・１１の入力端子、 ４・・・ミキサー、 ５・・・位相比ＩＩＲ１
ｒＦ１１Ｎ、・・・菖２の入力端子、 ６・・・ローパスフィルタ、Ｔ・・・ｖＣＯｌｌｏ・・
・検出制御回路。 第１区 矛４図 ／１７５図 ／１６図 軸＾瞳−７−−−−−）−−−−−−−−）−−−−−
−手続補正書 １． ’ＩＫの表示昭和５６年 特許 願第１７０７３
８号２ 発明の名称 ｐ ｒ、 ｒ、周波数シンセサイザー ３ 補正をする者 事件との関係 特許出願人 住所 東京都千代田区丸の内３丁゛目２番６け氏名 （名称） （４１１） Ｂ本光学工業株式会社１
代理人 ５ 補正の対象 （１）「明細書」 （１）別紙の通り、全文訂正明細書１通を提出致します
。 （２）出願時提出の図面（第４図）を別紙添付図面（第
４図）に朱書する如く訂正する。 （３）出願時提出の図面（第６図）を別紙添付図面（第
６図）と差し替える。 （４）出願時の図面に別紙添付図面（第７図）を追加す
る。 訂 正 明 細 書 １発明の名称 ＰＬＬ周波数シンセサイザ−２特許請
求の範囲 第１の入力端子をミキサーの一方の入力端子に接続し、
該ミキサーの出力端子を位相比較器の一方の入力端子に
接続し、第２の入力端子を前記位相比較器の他方の入力
端子に接続し、前記位相比較器の出力端子をローパスフ
ィルタを介してＶＣＯの入力端子に接続し、該ｖ ｃ
ｏの出力端子を分岐して前記ミキサーの他方の入力端子
に接続してなる周波数シンセサイザーに於いて、 前記位相比較器の出力によってｖＣＯの発振出力がキャ
プチャーレンジを外れたことを検出し、ＶＣＯの出力周
波数をロックｕ１能な周波数帯に移動させる検出開側ｊ
回路を前記位相比較器の出力端子とｖＣＯの入力端子と
の間に接続したことを特徴とするＰＬＬ周波数シンセサ
イザー、 ；３、明の詳細な説明 持った信号をつくり出すＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ
ｅｄＬｏｏｐ）を用いた周波数シンセサイザーの改良に
関するものであって例えば無線トランシーバ−や光波測
距儀等の送受信信号の発生回路や各種の周波数信号の発
生回路として用いられるものである。 従来の各種装置のローカルオシレーターとしての周波数
シンセサイザーは第１図に示すものが多く使われて来た
。 送信信号の周波数ｆＴ．からある一定の周波数差ｆｌＦ
をもった局部発振信号ｆＲを発生させる為に、ｆｌＦな
る周波数の中間周波信号を用い２つの９０°移相器１−
１，１−２と２つの平衡ｆ調器２−１、２−２及７び加
算器３を使って目的の局部発振信号（その周波数ｆＲ
はｆＴ − ｆｌＦ）を得ていた。この方法では第１図
にボす５つの各ブロック１−１、１−２、２−２、３の
調整がむずかしい事、部品点数が多い事、送信信号の周
波数ｆＴ がある範囲内で変化するような場合、（例
えばトランシーバ−のチャンネル切換等） ９０’移相
器１−１の出力振幅や移相量が周波数によって変化した
りして周波数ｆＲの局部発振出力信号に含まれるスプリ
アスを簡単な回路では小さくすることができない事など
の欠点があった。 これを解決する為近年さかんに用いられるようになった
ＰＬＬを利用して第２図にボすような回路構成で前述の
局部発振信号を発生させることが提案されているがこれ
によると送４ｇ信号の周波数ｆＴが２１１１以上変化す
る場合は、ＰＬＬがロックはずれを起こしＶＣＯ（Ｖｏ
ｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃｉｌｌａｔ
ｏｒ） ７の出力周波数ｆＲが飽和しロックできな（・
まま止まってしまう危険性があった。 この点につきさらに以下に詳述する。 位相同期の過程及びロック可能な範囲について ｆＲ（■００出力信号周波数）をｆＲ＝ｆＴ−ｆｌＦで
ロックするように回路を設計した場合第２図に示すＰＬ
Ｌ回路中位相比較器５の２つの入力端子に入って来る２
信号の周波数（ｆＴ −ｆｓｌとｆｌＦとがｌｆｒ −
ｆＪＩＩｌ、） ｆｌＦならば位相比較器５の出力端子
の出力電圧はハイボルテイジとなりＶＣＯ７の出力信号
の周波数ｆＲを上げるように働き、逆にｌｆｒ −（ｐ
（＜ｆｔｐならば位相比較器５の出力電圧はローポルテ
イジとなりＶＣＯ７出力信号周波数ｆＲを下げるように
働く。ここでｆＴはステップ的に瞬時に変化するが、ｆ
ＲはＰＬＬの特性上瞬時には変化し得す、一定のロック
時間経過後ｆＴ−ｆｌＦの周波数にロックすることにな
る。従ってｆＴが変化した瞬間は未だｆＲは以前ロック
していた周波数にとどまっている。そこでこのＰＬＬ回
路がロックする以前変化した後の送信信号の周波数ｆＴ
に対してもとロックしていた局部発振信号の周波数
ｆＲがどの位置にあるかによって局部発振信号の周波１
ｉｉｆＲの周波数移動方向が異なる。その関係を第６図
に示す。 第６図（、）は変化後の送信信号の周波数ｆＴ に利
する前記変化に追従する前（以前のロック状態の）局部
発振信号の周波数ｆＲの相対的位置関係を示す図、（ｂ
）は位相比較器５０２人力ＩｆＴ−ｆＲ１とｆｌｐとの
大小関係、（ｃ）は変化した送信信号の周波数ｆＴに対
して局部発振信号の周波数ｆＲが追従して移動する方向
を矢印にて示した図、（ｄ）は帰還の正負、（、）はロ
ック可能の範囲Ｒ１」ちキャップチャーレンジ（Ｃａｐ
ｔｕｒｅＲａｎｇｅ）をボす図であり、上記第６図（ｂ
） 〜（ｅ）はいずれも第６図（ａ）の位置に対応した
図である。 この図から明らかなようにある送信信号の周波数ｆＴに
対してもとロックしていた局部発振信号の周波数ｆＲｆ
Ｊ’＞ ｆＲ＜−ＩＴ十ｆｌＦの軸面（これをキャプチ
ャーレンジと称する。）にあればｆＲはＰＬＬがロック
すべき（ｆＴ −ｆｌＴ）の方向に移動しあるロック時
間以内にロックすることができる。しかし変化後の送信
信号の周波数ｆＴともとロックしていた局部発振信号の
周波数ｆＲの関係がｆＲ＞ ｆｒ＋ｔｉｔ−ならは（即
ちキャプチャーレンジ以外であれば） ｆＲはｆＴ−ｆ
ｌＦからはなれる方向に移動しロックすることができな
い。今今送信信号の周波数ｆＴは固定ではなくある範囲
でステップ的に切りかえ可能なものを考えているのであ
るロック状態から送信信号の周波数ｆＴを切りかえてロ
ック可能な条件というのは切りかえた後の送信信号の周
波数ｆＴをｆＴＣｎ＋１１切りかえ前の局部発振信号の
周波数ｆＲをｆＲｎとするとｆｒ （ｎ＋ １ ） ）
ｆＲｎ−ｆｉｌという式で表わされることになる。従
って送信信号の周波数ｆＴを中間周波信号の周波数ｆｉ
ｌと比較して広い範囲で可変とする場合は上記の条件を
常に満足させながら送信信号の周波数ｆＴ を変化さ
せねばならない。 従って例えばトランシーバの送信信号の様にチャンネル
切換がランダムに行われることが前提の場合には上記条
件を満たさなくなることが考えられる。よってチャンネ
ル切換を小きざみに一定の順序でしか行えない様にすれ
ば上記問題点は解決するが、所望のチャンネルに切換え
るのに時間が掛かりわずられしく、チャンネル切換はラ
ンダムに行えるのが望ましい。さらに実際問題としては
、上記条件式を満たしたとしても何らがの外乱によりＰ
ＬＬの局部発振信号の周波数ｆＲがｆＴ＋ｔｔｐ以上に
飛んでしまった場合二度とロックできなくなってしまう
。このため第２図にボす従来のＰＬＬシンセサイザーは
上述の如き使用ｉＪ的には実際に使用することができな
かった。 本発明はＰＬＬを用い、しかも入力信号の周波数ｆＴか
２ｆｌＦ以上の広い周波数レンジで変化しても安定にｆ
Ｔ −ｆｌＩ−或（・はｆ Ｔ −１−ｆ ｔ ｐなる
周波数の信号を発生させる周波数シンセサイザーを得る
ことを目的としたものである。 第３図は本発明の一実施例を示すブロック図である。 ここで第２図、第３図に於いてローパスフィルター６が
備えられているが、ローパスフィルターは一般的にはル
ープ特性改善のために設けられるもので、回路の使用目
的によっては必ずしも必要なものではなく、省略するご
ともできる。 第３図に於いてＰＬＬ回路に正帰還がかかりＶＣＯ７の
出力が発振レンジの上限又は下限付近に達した事をロー
パスフィルター６の入力点に於ける直流電圧成分で検出
する検出回路８及びこの検出回路８からの信号を受けて
ＶＣＯの出力周波数をロック可能なｆＲ＝ｆ Ｔ＝ ｆ
Ｉ Ｆ以下に下げる制御回路９とよりなる検出制御回
路１０が設けられている。 上記の検出、制御回路１０によってどのような周波数で
ロックがはずれても自動的に復帰できる機能を有する。 なお第３図ではローパスフィルター６の入力部で検出し
ＬＰＦの出力を制御しているが検出及び制御はローパス
フィルター６の入力、出力どちらでも可能である。即ち
位相比較器５とＶＣＯ７との間に任意に接続可能である
。尚、ローパスフィルター６の出力部で検出する例を第
７図に示し、後に詳述する。 第４図にＲＣＡ社製のＩＣであるＣ Ｄ ４０４６（・
二内蔵さねている位相比較器ＩＩと同等の機能を持つ位
相比較器と完全積分型ローパスフィルタを用いたＰＬＬ
に用いる本発明の検出制御回路１０の実施例を示す。 第５図は第４図示のヒステリシスコンパレータの入出力
特性を示す図である。 第５（￥Ｊに於いてｙ軸は入力点Ａに於ける入力電圧、
ｙ軸は出力点Ｂに於ける出力電圧、ｖｃｃ は電源電
圧、 Ｕ Ｔ Ｐ （Ｕｐｐｅｒ Ｔｒｉｐ Ｐｏ１ｎ
ｔ）は出力電圧がＬレベルからＨレベルに変化する時の
入力電圧、Ｌ Ｔ Ｐ （Ｌｏｗｅｒ Ｔｒｉｐ Ｐｏ
１ｎｔ）は出力電圧がＨレベルからＬレベルに変化する
時の入力電圧である。 前記ＣＤ４０４６に内蔵されている位相比軟器と四方の
機ｎ目をもつ位相比較とＪとして東ｆＨノＴｃ ５０８
１ Ａｐを使用することができる。 これらのＩＣはＥｘｃｌｕｓｉｖｅ ＯＲタイプの位相
比較器とは異なり、２つの入力信号間に周波数の差かあ
る場合は位相差に関［糸なく周波数差の極性によってほ
ぼ電源電圧あるいはＯＶのいずれかを出力する。 第４図の実施例に於いてＩｃｌはポルティシコンパレー
タ−用のＩＣ或いは汎用のオペアンプであって、抵抗Ｒ
３’−Ｒ４、Ｒ５ｓ Ｒ６とでヒステリシスコンパレー
ターを構成し、抵抗Ｒ３，Ｒ４で決まるスレッショルド
レベルに対して抵抗Ｒ，，Ｒ６で正帰還をかけて第５図
に示す様なヒステリシス特性を実現する。抵抗ＲＩ ｓ
Ｒ２は位相比較器５の出力電圧が最低電圧即ちほぼＯ
ｖになった時抵抗Ｒ１とＲ２との接続点の電圧が第５図
に示すヒステリシスコンパレーターの入出力電圧特性の
ＩＪＴＰより低くなる様に抵抗値を設定する。 尚、抵抗Ｒ２は抵抗Ｒ７より光分大きい抵抗値であるこ
とが回路特性上好ましい。コンデンサＣ２はスレッショ
ルド電圧レベルの安定化のために抵抗Ｒ４に並列接続さ
れる。コンデンサＣＩは抵抗Ｒ，、Ｒ２の接続点とアー
スとの間に接続され、ＰＬＬのロック時位相比較器５の
出力に含まれるわずがな高周波成分を除去するものであ
る。 ローパスフィルター６は完全積分型でインバーターアン
プＩＣ２と抵抗Ｒ７、Ｒ８とコンデンサＣ３とで構成さ
れる。ここで位相比較器として東芝製のＴＣ５０８１Ａ
Ｐを用いればそれに内蔵されているインバーターアンプ
をローパスフィルター６のインバーターアンプＩＣ２と
して使用することができるという利点がある。ここでｆ
Ｒ＝ｆＴ−ｆｌＦにロックする様にＰＬＬ回路を設定し
た場合、再ロック不可能な状態ではＶＣＯ７の出力周波
数が発振レンジの上限に達している。その時ＶＣＯ７の
入力電圧はほぼ電源電圧進上がっている。 （但しＶＣＯ７の回路構成によってはＯｖ迄下がるもの
もあるがその場合であっても第４図に示す回路をわずか
に変更するだけで良（・のでここでは説明を省略する。 ）−刃口−！＜スフイルター６にはインバーターアンプ
■Ｃ２を使用しているのでローパスフィルター６の入力
電圧はほぼＯｖまで下がっている。そこでヒステリシス
コンパレーターは反転入力点の電圧がＵＴＰ以下になり
出力がＨレベル（はぼ電源電圧）となりダイオードＤ１
を通してローパスフィルター６を構成するインバーター
アンプＩＣ，の入力点電圧を該インバーターアンプＩＣ
，のスレッショルド電圧以上に上げるためその出力電圧
は１時的に最低電圧（はぼＯｖ）まで下がる。そこでＶ
ＣＯ７の出力周波数ｆＲが下がりはじめ、該ｆＲがＰＬ
Ｌのロック可能な範囲即ちｆｒ−４ｚＦ（４ａ（ｆＴ＋
ｆｌＦ にはいると位相比較器５の出力電圧がほぼ電
源電圧進上がり、ヒステリシスコンパレーターの反転入
力点の電圧がＬＴＰ以上となりヒステリシスコンパレー
ターの出力が反転し、はぼＯｖとなる。その結果ダイボ
ードＤ１が逆バイアスとなって検出制御回路１０とロー
パスフィルター６とは切り離された状態となる。モして
ｖｃｏｙの出力周波数ｆＲはｆＲ＜ｆＴ＋ｆｌｐとなっ
ており、これはＰＬＬのロック可能な範囲であるから再
ロックすることができる。 尚、第４図の実施例ではＶＣＯ７の応答がそれほど速く
ないものを使用する例であって、もしＶＣＱの応答が非
常に速いものを使用する場合はダイオードＤＩに直列に
抵抗Ｒ７よりいくらか小さい抵抗値の抵抗を接続する必
要がある。 この実施例では検出制御回路１０をひとつのｒｅ（ｔｃ
、）で実現させている。この回路は第５図に示すような
入出力特性をもったヒステリシスコンパレータである。 位相比較器出力はロック時ハイインピーダンスとなるの
でＲ１Ｒ２でＩＣ，のインバーテイングインプット端子
（四の電圧がＵＴＰ以上になるように、またＲ、Ｒ，Ｃ
，で形成されるローパスフィルタのカットオフ周波数は
ＰＬＬの位相比較周波数より充分低くなるようにさらに
位相比較器の出力特性を劣化させないようにＲＩＲ２は
できるだけ高い抵抗値に選ぶ事が望ましい。尚、実施例
では局部発振信号の周波数ｆＡ をｆＴ−ｆｌｐ に
ロックさせる様なシンセサイザーについて述べたが、局
部発振信号周波数ｆＲをｆＴ＋ｆｌＦ にロックさせる
様なシンセサイザーについても同様の原理で本発明を適
用することができる。第７図は検出制御回路の他の実施
例を示す。本実施例の検出制御回路１０′はローパスフ
ィルター６の出力点の直流電圧を検出し、ローパスフィ
ルター６の内部に帰還をかけるタイプであって、検出入
力点Ａが制御出力点Ｂよりうしろ側にある為抵抗Ｒｙｓ
、Ｒｙｓによりコンパレータ■Ｃ１に正帰還をかけて適
当なヒステリシスを持たせると共に抵抗Ｒ？ｌｌ、Ｒ１
４、キャパシターＣ２により検出入力信号に適当な遅延
時間を持たせている。この遅延時間は制御信号が制御出
力点Ｂから出発してローパスフィルター６、ＶＣＯ７、
ミキサー４、位相比較器５を経由して口、−パスフィル
ター６の出力即ち検出入力点Ａに至る迄の時間即ちＰＬ
Ｌの−巡ＬＬ（答時間より決定することかできる。そし
て二の遅延時間はＰＬＬを再ロックする為もともと必要
な遅延時間であろから抵抗Ｒ７３、Ｒ？４、キャパシタ
ーＣ２によって検出入力信号に遅延時間を持゛たせろこ
とがＰＬＬの系全体の応答を遅らせる要因にはならない
。また本実施例の検出制御回ＦＭ１１０’は直流′電圧
レベルを検出して（・るため第３図、第４図に示しｆこ
実施例の様に位相比較器５から出力されるパルス信号を
平滑する回路（第４図のＲ２、ＣＩ）が不要でありこの
平滑化に伴う地合遅れか無い点で旬刊であり、さらに本
実施例の検出制御回路１０′は直流のみを扱っているた
め、交流信月を扱う揚台の様な検出制置１回路の入力か
ら出力へのわずかな信号のｋｉれがＰ Ｌ Ｌかロック
−する際及びロックして（・ろ最中の符ｔｊｌＥに悪影
響を及はすことも無い。 以上のように本発明によれは簡単な回路構成により送信
信号の周波数ｆＴ が大きく変化しても安定して作動
するＰＬＬ周波周波数センセ４図面単な説明 第１図及び第２図は従来の周波数シンセサイザーを示す
図、 第３図は、本発明の一実施例を示す図、第４図は検出制
御回路の一実施例を示す図、第５図は、第４図のヒステ
リシスコンパレーター回路の人出力特性を示す図、 第６図は周波数移動を示す図、 第７図は検出制御回路の他の実施例を示す図である。 〔主要部分の符号の説明〕 ＩＮ、・・・第１の入力端子、 ４・・・ミキサー、 ５・・・位相比較器、ＩＮ２
・・・第２の入力端子、 ６・・・ローパスフィルタ、 ７・・・ｖＣＯｌｌｏ・
・・検出制御回路。 第４図 ｕ＋ｒ ＬＩｒＶＣＣΔ７７＠圧 オ６図 （ｆｇが′口・ンクすべきａａン 壱
す図、 １１に３図は、本発明の論集ＩＩＡＩＰＩを示す図、！
１ｌＥ４図扛検出制御回路を示す図、第５図は、第４図
示の回路の人出力特性を示す図、 第６図は周波数移動を示す図である。 〔主ｌＩｓ分の符号の説明〕 ＩＮ、・・１１の入力端子、 ４・・・ミキサー、 ５・・・位相比ＩＩＲ１
ｒＦ１１Ｎ、・・・菖２の入力端子、 ６・・・ローパスフィルタ、Ｔ・・・ｖＣＯｌｌｏ・・
・検出制御回路。 第１区 矛４図 ／１７５図 ／１６図 軸＾瞳−７−−−−−）−−−−−−−−）−−−−−
−手続補正書 １． ’ＩＫの表示昭和５６年 特許 願第１７０７３
８号２ 発明の名称 ｐ ｒ、 ｒ、周波数シンセサイザー ３ 補正をする者 事件との関係 特許出願人 住所 東京都千代田区丸の内３丁゛目２番６け氏名 （名称） （４１１） Ｂ本光学工業株式会社１
代理人 ５ 補正の対象 （１）「明細書」 （１）別紙の通り、全文訂正明細書１通を提出致します
。 （２）出願時提出の図面（第４図）を別紙添付図面（第
４図）に朱書する如く訂正する。 （３）出願時提出の図面（第６図）を別紙添付図面（第
６図）と差し替える。 （４）出願時の図面に別紙添付図面（第７図）を追加す
る。 訂 正 明 細 書 １発明の名称 ＰＬＬ周波数シンセサイザ−２特許請
求の範囲 第１の入力端子をミキサーの一方の入力端子に接続し、
該ミキサーの出力端子を位相比較器の一方の入力端子に
接続し、第２の入力端子を前記位相比較器の他方の入力
端子に接続し、前記位相比較器の出力端子をローパスフ
ィルタを介してＶＣＯの入力端子に接続し、該ｖ ｃ
ｏの出力端子を分岐して前記ミキサーの他方の入力端子
に接続してなる周波数シンセサイザーに於いて、 前記位相比較器の出力によってｖＣＯの発振出力がキャ
プチャーレンジを外れたことを検出し、ＶＣＯの出力周
波数をロックｕ１能な周波数帯に移動させる検出開側ｊ
回路を前記位相比較器の出力端子とｖＣＯの入力端子と
の間に接続したことを特徴とするＰＬＬ周波数シンセサ
イザー、 ；３、明の詳細な説明 持った信号をつくり出すＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ
ｅｄＬｏｏｐ）を用いた周波数シンセサイザーの改良に
関するものであって例えば無線トランシーバ−や光波測
距儀等の送受信信号の発生回路や各種の周波数信号の発
生回路として用いられるものである。 従来の各種装置のローカルオシレーターとしての周波数
シンセサイザーは第１図に示すものが多く使われて来た
。 送信信号の周波数ｆＴ．からある一定の周波数差ｆｌＦ
をもった局部発振信号ｆＲを発生させる為に、ｆｌＦな
る周波数の中間周波信号を用い２つの９０°移相器１−
１，１−２と２つの平衡ｆ調器２−１、２−２及７び加
算器３を使って目的の局部発振信号（その周波数ｆＲ
はｆＴ − ｆｌＦ）を得ていた。この方法では第１図
にボす５つの各ブロック１−１、１−２、２−２、３の
調整がむずかしい事、部品点数が多い事、送信信号の周
波数ｆＴ がある範囲内で変化するような場合、（例
えばトランシーバ−のチャンネル切換等） ９０’移相
器１−１の出力振幅や移相量が周波数によって変化した
りして周波数ｆＲの局部発振出力信号に含まれるスプリ
アスを簡単な回路では小さくすることができない事など
の欠点があった。 これを解決する為近年さかんに用いられるようになった
ＰＬＬを利用して第２図にボすような回路構成で前述の
局部発振信号を発生させることが提案されているがこれ
によると送４ｇ信号の周波数ｆＴが２１１１以上変化す
る場合は、ＰＬＬがロックはずれを起こしＶＣＯ（Ｖｏ
ｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃｉｌｌａｔ
ｏｒ） ７の出力周波数ｆＲが飽和しロックできな（・
まま止まってしまう危険性があった。 この点につきさらに以下に詳述する。 位相同期の過程及びロック可能な範囲について ｆＲ（■００出力信号周波数）をｆＲ＝ｆＴ−ｆｌＦで
ロックするように回路を設計した場合第２図に示すＰＬ
Ｌ回路中位相比較器５の２つの入力端子に入って来る２
信号の周波数（ｆＴ −ｆｓｌとｆｌＦとがｌｆｒ −
ｆＪＩＩｌ、） ｆｌＦならば位相比較器５の出力端子
の出力電圧はハイボルテイジとなりＶＣＯ７の出力信号
の周波数ｆＲを上げるように働き、逆にｌｆｒ −（ｐ
（＜ｆｔｐならば位相比較器５の出力電圧はローポルテ
イジとなりＶＣＯ７出力信号周波数ｆＲを下げるように
働く。ここでｆＴはステップ的に瞬時に変化するが、ｆ
ＲはＰＬＬの特性上瞬時には変化し得す、一定のロック
時間経過後ｆＴ−ｆｌＦの周波数にロックすることにな
る。従ってｆＴが変化した瞬間は未だｆＲは以前ロック
していた周波数にとどまっている。そこでこのＰＬＬ回
路がロックする以前変化した後の送信信号の周波数ｆＴ
に対してもとロックしていた局部発振信号の周波数
ｆＲがどの位置にあるかによって局部発振信号の周波１
ｉｉｆＲの周波数移動方向が異なる。その関係を第６図
に示す。 第６図（、）は変化後の送信信号の周波数ｆＴ に利
する前記変化に追従する前（以前のロック状態の）局部
発振信号の周波数ｆＲの相対的位置関係を示す図、（ｂ
）は位相比較器５０２人力ＩｆＴ−ｆＲ１とｆｌｐとの
大小関係、（ｃ）は変化した送信信号の周波数ｆＴに対
して局部発振信号の周波数ｆＲが追従して移動する方向
を矢印にて示した図、（ｄ）は帰還の正負、（、）はロ
ック可能の範囲Ｒ１」ちキャップチャーレンジ（Ｃａｐ
ｔｕｒｅＲａｎｇｅ）をボす図であり、上記第６図（ｂ
） 〜（ｅ）はいずれも第６図（ａ）の位置に対応した
図である。 この図から明らかなようにある送信信号の周波数ｆＴに
対してもとロックしていた局部発振信号の周波数ｆＲｆ
Ｊ’＞ ｆＲ＜−ＩＴ十ｆｌＦの軸面（これをキャプチ
ャーレンジと称する。）にあればｆＲはＰＬＬがロック
すべき（ｆＴ −ｆｌＴ）の方向に移動しあるロック時
間以内にロックすることができる。しかし変化後の送信
信号の周波数ｆＴともとロックしていた局部発振信号の
周波数ｆＲの関係がｆＲ＞ ｆｒ＋ｔｉｔ−ならは（即
ちキャプチャーレンジ以外であれば） ｆＲはｆＴ−ｆ
ｌＦからはなれる方向に移動しロックすることができな
い。今今送信信号の周波数ｆＴは固定ではなくある範囲
でステップ的に切りかえ可能なものを考えているのであ
るロック状態から送信信号の周波数ｆＴを切りかえてロ
ック可能な条件というのは切りかえた後の送信信号の周
波数ｆＴをｆＴＣｎ＋１１切りかえ前の局部発振信号の
周波数ｆＲをｆＲｎとするとｆｒ （ｎ＋ １ ） ）
ｆＲｎ−ｆｉｌという式で表わされることになる。従
って送信信号の周波数ｆＴを中間周波信号の周波数ｆｉ
ｌと比較して広い範囲で可変とする場合は上記の条件を
常に満足させながら送信信号の周波数ｆＴ を変化さ
せねばならない。 従って例えばトランシーバの送信信号の様にチャンネル
切換がランダムに行われることが前提の場合には上記条
件を満たさなくなることが考えられる。よってチャンネ
ル切換を小きざみに一定の順序でしか行えない様にすれ
ば上記問題点は解決するが、所望のチャンネルに切換え
るのに時間が掛かりわずられしく、チャンネル切換はラ
ンダムに行えるのが望ましい。さらに実際問題としては
、上記条件式を満たしたとしても何らがの外乱によりＰ
ＬＬの局部発振信号の周波数ｆＲがｆＴ＋ｔｔｐ以上に
飛んでしまった場合二度とロックできなくなってしまう
。このため第２図にボす従来のＰＬＬシンセサイザーは
上述の如き使用ｉＪ的には実際に使用することができな
かった。 本発明はＰＬＬを用い、しかも入力信号の周波数ｆＴか
２ｆｌＦ以上の広い周波数レンジで変化しても安定にｆ
Ｔ −ｆｌＩ−或（・はｆ Ｔ −１−ｆ ｔ ｐなる
周波数の信号を発生させる周波数シンセサイザーを得る
ことを目的としたものである。 第３図は本発明の一実施例を示すブロック図である。 ここで第２図、第３図に於いてローパスフィルター６が
備えられているが、ローパスフィルターは一般的にはル
ープ特性改善のために設けられるもので、回路の使用目
的によっては必ずしも必要なものではなく、省略するご
ともできる。 第３図に於いてＰＬＬ回路に正帰還がかかりＶＣＯ７の
出力が発振レンジの上限又は下限付近に達した事をロー
パスフィルター６の入力点に於ける直流電圧成分で検出
する検出回路８及びこの検出回路８からの信号を受けて
ＶＣＯの出力周波数をロック可能なｆＲ＝ｆ Ｔ＝ ｆ
Ｉ Ｆ以下に下げる制御回路９とよりなる検出制御回
路１０が設けられている。 上記の検出、制御回路１０によってどのような周波数で
ロックがはずれても自動的に復帰できる機能を有する。 なお第３図ではローパスフィルター６の入力部で検出し
ＬＰＦの出力を制御しているが検出及び制御はローパス
フィルター６の入力、出力どちらでも可能である。即ち
位相比較器５とＶＣＯ７との間に任意に接続可能である
。尚、ローパスフィルター６の出力部で検出する例を第
７図に示し、後に詳述する。 第４図にＲＣＡ社製のＩＣであるＣ Ｄ ４０４６（・
二内蔵さねている位相比較器ＩＩと同等の機能を持つ位
相比較器と完全積分型ローパスフィルタを用いたＰＬＬ
に用いる本発明の検出制御回路１０の実施例を示す。 第５図は第４図示のヒステリシスコンパレータの入出力
特性を示す図である。 第５（￥Ｊに於いてｙ軸は入力点Ａに於ける入力電圧、
ｙ軸は出力点Ｂに於ける出力電圧、ｖｃｃ は電源電
圧、 Ｕ Ｔ Ｐ （Ｕｐｐｅｒ Ｔｒｉｐ Ｐｏ１ｎ
ｔ）は出力電圧がＬレベルからＨレベルに変化する時の
入力電圧、Ｌ Ｔ Ｐ （Ｌｏｗｅｒ Ｔｒｉｐ Ｐｏ
１ｎｔ）は出力電圧がＨレベルからＬレベルに変化する
時の入力電圧である。 前記ＣＤ４０４６に内蔵されている位相比軟器と四方の
機ｎ目をもつ位相比較とＪとして東ｆＨノＴｃ ５０８
１ Ａｐを使用することができる。 これらのＩＣはＥｘｃｌｕｓｉｖｅ ＯＲタイプの位相
比較器とは異なり、２つの入力信号間に周波数の差かあ
る場合は位相差に関［糸なく周波数差の極性によってほ
ぼ電源電圧あるいはＯＶのいずれかを出力する。 第４図の実施例に於いてＩｃｌはポルティシコンパレー
タ−用のＩＣ或いは汎用のオペアンプであって、抵抗Ｒ
３’−Ｒ４、Ｒ５ｓ Ｒ６とでヒステリシスコンパレー
ターを構成し、抵抗Ｒ３，Ｒ４で決まるスレッショルド
レベルに対して抵抗Ｒ，，Ｒ６で正帰還をかけて第５図
に示す様なヒステリシス特性を実現する。抵抗ＲＩ ｓ
Ｒ２は位相比較器５の出力電圧が最低電圧即ちほぼＯ
ｖになった時抵抗Ｒ１とＲ２との接続点の電圧が第５図
に示すヒステリシスコンパレーターの入出力電圧特性の
ＩＪＴＰより低くなる様に抵抗値を設定する。 尚、抵抗Ｒ２は抵抗Ｒ７より光分大きい抵抗値であるこ
とが回路特性上好ましい。コンデンサＣ２はスレッショ
ルド電圧レベルの安定化のために抵抗Ｒ４に並列接続さ
れる。コンデンサＣＩは抵抗Ｒ，、Ｒ２の接続点とアー
スとの間に接続され、ＰＬＬのロック時位相比較器５の
出力に含まれるわずがな高周波成分を除去するものであ
る。 ローパスフィルター６は完全積分型でインバーターアン
プＩＣ２と抵抗Ｒ７、Ｒ８とコンデンサＣ３とで構成さ
れる。ここで位相比較器として東芝製のＴＣ５０８１Ａ
Ｐを用いればそれに内蔵されているインバーターアンプ
をローパスフィルター６のインバーターアンプＩＣ２と
して使用することができるという利点がある。ここでｆ
Ｒ＝ｆＴ−ｆｌＦにロックする様にＰＬＬ回路を設定し
た場合、再ロック不可能な状態ではＶＣＯ７の出力周波
数が発振レンジの上限に達している。その時ＶＣＯ７の
入力電圧はほぼ電源電圧進上がっている。 （但しＶＣＯ７の回路構成によってはＯｖ迄下がるもの
もあるがその場合であっても第４図に示す回路をわずか
に変更するだけで良（・のでここでは説明を省略する。 ）−刃口−！＜スフイルター６にはインバーターアンプ
■Ｃ２を使用しているのでローパスフィルター６の入力
電圧はほぼＯｖまで下がっている。そこでヒステリシス
コンパレーターは反転入力点の電圧がＵＴＰ以下になり
出力がＨレベル（はぼ電源電圧）となりダイオードＤ１
を通してローパスフィルター６を構成するインバーター
アンプＩＣ，の入力点電圧を該インバーターアンプＩＣ
，のスレッショルド電圧以上に上げるためその出力電圧
は１時的に最低電圧（はぼＯｖ）まで下がる。そこでＶ
ＣＯ７の出力周波数ｆＲが下がりはじめ、該ｆＲがＰＬ
Ｌのロック可能な範囲即ちｆｒ−４ｚＦ（４ａ（ｆＴ＋
ｆｌＦ にはいると位相比較器５の出力電圧がほぼ電
源電圧進上がり、ヒステリシスコンパレーターの反転入
力点の電圧がＬＴＰ以上となりヒステリシスコンパレー
ターの出力が反転し、はぼＯｖとなる。その結果ダイボ
ードＤ１が逆バイアスとなって検出制御回路１０とロー
パスフィルター６とは切り離された状態となる。モして
ｖｃｏｙの出力周波数ｆＲはｆＲ＜ｆＴ＋ｆｌｐとなっ
ており、これはＰＬＬのロック可能な範囲であるから再
ロックすることができる。 尚、第４図の実施例ではＶＣＯ７の応答がそれほど速く
ないものを使用する例であって、もしＶＣＱの応答が非
常に速いものを使用する場合はダイオードＤＩに直列に
抵抗Ｒ７よりいくらか小さい抵抗値の抵抗を接続する必
要がある。 この実施例では検出制御回路１０をひとつのｒｅ（ｔｃ
、）で実現させている。この回路は第５図に示すような
入出力特性をもったヒステリシスコンパレータである。 位相比較器出力はロック時ハイインピーダンスとなるの
でＲ１Ｒ２でＩＣ，のインバーテイングインプット端子
（四の電圧がＵＴＰ以上になるように、またＲ、Ｒ，Ｃ
，で形成されるローパスフィルタのカットオフ周波数は
ＰＬＬの位相比較周波数より充分低くなるようにさらに
位相比較器の出力特性を劣化させないようにＲＩＲ２は
できるだけ高い抵抗値に選ぶ事が望ましい。尚、実施例
では局部発振信号の周波数ｆＡ をｆＴ−ｆｌｐ に
ロックさせる様なシンセサイザーについて述べたが、局
部発振信号周波数ｆＲをｆＴ＋ｆｌＦ にロックさせる
様なシンセサイザーについても同様の原理で本発明を適
用することができる。第７図は検出制御回路の他の実施
例を示す。本実施例の検出制御回路１０′はローパスフ
ィルター６の出力点の直流電圧を検出し、ローパスフィ
ルター６の内部に帰還をかけるタイプであって、検出入
力点Ａが制御出力点Ｂよりうしろ側にある為抵抗Ｒｙｓ
、Ｒｙｓによりコンパレータ■Ｃ１に正帰還をかけて適
当なヒステリシスを持たせると共に抵抗Ｒ？ｌｌ、Ｒ１
４、キャパシターＣ２により検出入力信号に適当な遅延
時間を持たせている。この遅延時間は制御信号が制御出
力点Ｂから出発してローパスフィルター６、ＶＣＯ７、
ミキサー４、位相比較器５を経由して口、−パスフィル
ター６の出力即ち検出入力点Ａに至る迄の時間即ちＰＬ
Ｌの−巡ＬＬ（答時間より決定することかできる。そし
て二の遅延時間はＰＬＬを再ロックする為もともと必要
な遅延時間であろから抵抗Ｒ７３、Ｒ？４、キャパシタ
ーＣ２によって検出入力信号に遅延時間を持゛たせろこ
とがＰＬＬの系全体の応答を遅らせる要因にはならない
。また本実施例の検出制御回ＦＭ１１０’は直流′電圧
レベルを検出して（・るため第３図、第４図に示しｆこ
実施例の様に位相比較器５から出力されるパルス信号を
平滑する回路（第４図のＲ２、ＣＩ）が不要でありこの
平滑化に伴う地合遅れか無い点で旬刊であり、さらに本
実施例の検出制御回路１０′は直流のみを扱っているた
め、交流信月を扱う揚台の様な検出制置１回路の入力か
ら出力へのわずかな信号のｋｉれがＰ Ｌ Ｌかロック
−する際及びロックして（・ろ最中の符ｔｊｌＥに悪影
響を及はすことも無い。 以上のように本発明によれは簡単な回路構成により送信
信号の周波数ｆＴ が大きく変化しても安定して作動
するＰＬＬ周波周波数センセ４図面単な説明 第１図及び第２図は従来の周波数シンセサイザーを示す
図、 第３図は、本発明の一実施例を示す図、第４図は検出制
御回路の一実施例を示す図、第５図は、第４図のヒステ
リシスコンパレーター回路の人出力特性を示す図、 第６図は周波数移動を示す図、 第７図は検出制御回路の他の実施例を示す図である。 〔主要部分の符号の説明〕 ＩＮ、・・・第１の入力端子、 ４・・・ミキサー、 ５・・・位相比較器、ＩＮ２
・・・第２の入力端子、 ６・・・ローパスフィルタ、 ７・・・ｖＣＯｌｌｏ・
・・検出制御回路。 第４図 ｕ＋ｒ ＬＩｒＶＣＣΔ７７＠圧 オ６図 （ｆｇが′口・ンクすべきａａン 壱
Claims (1)
- 【特許請求の範囲】 第１の入力端子ｔ−ミキサーの一方の入力端子に接続し
、該ミキサーの出力端子を位相比較器の一方の入力端子
に接続し、＠ｇｏ入力端子ｔｍ記位相比較器の他方の入
力端子Ｋｌｌ絖し、前記位相比較器の出力端子をローパ
スフィルタを介してｖｃｏの入力端子ＫＩＩａｌＬ、該
ＶＣＯの出力端子を分岐して前記ミキサーの他方の入力
端子Ｋｌｌ絖してなる周波数シンセサイザーに於いて、 前記位相比軟（至）の出力によってｖＣＯの発振出力が
ロック外れｔ起こして上限又は１＠に至ったことｔ検出
し、ＶＣＯの出力周波数をロック可能な周腋歇蕾に移動
させる検出制御ａｗｅ前記位相比軟−の出力端子とＶＣ
Ｏの入力端子との関ＫＩＩＩＩＬＩことｔＷ像とするＰ
ＬＬ周波数シン鵞サイす−Ｏ
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56170738A JPS5873244A (ja) | 1981-10-27 | 1981-10-27 | Ｐｌｌ周波数シンセサイザ− |
| US06/422,952 US4523157A (en) | 1981-10-27 | 1982-09-24 | PLL out-of-capture range detection and lock acquisition circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56170738A JPS5873244A (ja) | 1981-10-27 | 1981-10-27 | Ｐｌｌ周波数シンセサイザ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5873244A true JPS5873244A (ja) | 1983-05-02 |
Family
ID=15910463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56170738A Pending JPS5873244A (ja) | 1981-10-27 | 1981-10-27 | Ｐｌｌ周波数シンセサイザ− |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4523157A (ja) |
| JP (1) | JPS5873244A (ja) |
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| US4777658A (en) * | 1986-10-21 | 1988-10-11 | The United States Of America As Represented By The United States National Aeronautics & Space Administration | Emergency locating transmitter and receiver system |
| US4724401A (en) * | 1987-04-23 | 1988-02-09 | Rockwell International Corporation | Adaptive oscillator apparatus for use in a phase-lock loop |
| JPH0226165A (ja) * | 1988-07-15 | 1990-01-29 | Hitachi Ltd | 中継装置及びｐｌｌ回路 |
| FR2677824B1 (fr) * | 1991-06-14 | 1993-08-20 | Thomson Csf | Dispositif de controle d'une boucle de phase a changement de frequence. |
| US5208555A (en) * | 1991-09-23 | 1993-05-04 | Triquint Semiconductor, Inc. | Circuit for limiting maximum frequency output of a voltage controlled oscillator |
| US5473639A (en) * | 1993-07-26 | 1995-12-05 | Hewlett-Packard Company | Clock recovery apparatus with means for sensing an out of lock condition |
| US5835544A (en) * | 1993-12-24 | 1998-11-10 | Sony Corporation | Clock signal reproduction circuit and data reproduction circuit |
| SE519489C2 (sv) * | 1999-09-13 | 2003-03-04 | Ericsson Telefon Ab L M | VCO-omkopplare |
| US7119583B2 (en) * | 2004-03-31 | 2006-10-10 | Micron Technology, Inc. | Phase detector and method having hysteresis characteristics |
| US7423456B2 (en) * | 2006-12-01 | 2008-09-09 | Micron Technology, Inc. | Fast response time, low power phase detector circuits, devices and systems incorporating the same, and associated methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559187B2 (ja) * | 1976-08-04 | 1980-03-08 |
Family Cites Families (6)
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|---|---|---|---|---|
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| JPS54154248A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Pll circuit |
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| US4388598A (en) * | 1980-11-03 | 1983-06-14 | The United States Of America As Represented By The Secretary Of The Navy | Loss-of-phase-lock indicator circuit |
| JPS6228086Y2 (ja) * | 1980-12-08 | 1987-07-18 |
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1981
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-
1982
- 1982-09-24 US US06/422,952 patent/US4523157A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559187B2 (ja) * | 1976-08-04 | 1980-03-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4523157A (en) | 1985-06-11 |
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