JP3184322B2 - Ｐｌｌ復調回路 - Google Patents
Ｐｌｌ復調回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、主に映像信号等の復
調に用いて好適なＰＬＬ復調回路に関し、復調信号の振
幅のばらつきを改善しようとするものである。
調に用いて好適なＰＬＬ復調回路に関し、復調信号の振
幅のばらつきを改善しようとするものである。
【０００２】
【従来の技術】従来のＰＬＬ復調回路を用い、ＦＭ変調
回路のばらつきを補正する提案が特開平１−５８１０４
号公報において紹介されている。図３を参照しながら、
この提案についての考え方を説明する。
回路のばらつきを補正する提案が特開平１−５８１０４
号公報において紹介されている。図３を参照しながら、
この提案についての考え方を説明する。
【０００３】まず、電圧制御発振器（ＶＣＯ）３１で発
振された信号を、位相比較器３２の一方の比較入力３２
ａに供給し、他方の比較入力３２ｂには復調するべき入
力信号を供給する。位相比較器３２の比較出力電圧は、
電圧制御電流源３３に供給し、その出力電流△ｉは加算
器３４の一方の入力端子３４ａに供給する。加算器３４
の他方の入力端子３４ｂには、初期電流発生回路３５か
らの定電流Ｉを供給する。加算器３４の出力電流はＶＣ
Ｏ３１に供給する。初期電流発生回路３５はその制御端
子３５ａに外部から制御信号ｆｏを供給し、制御信号ｆ
ｏに応じて電流Ｉを変化する。外部からの制御情報は電
圧制御電流源３３の電圧−電流変換利得制御としても用
い、制御信号ｆｏに連動して変わるようにする。
振された信号を、位相比較器３２の一方の比較入力３２
ａに供給し、他方の比較入力３２ｂには復調するべき入
力信号を供給する。位相比較器３２の比較出力電圧は、
電圧制御電流源３３に供給し、その出力電流△ｉは加算
器３４の一方の入力端子３４ａに供給する。加算器３４
の他方の入力端子３４ｂには、初期電流発生回路３５か
らの定電流Ｉを供給する。加算器３４の出力電流はＶＣ
Ｏ３１に供給する。初期電流発生回路３５はその制御端
子３５ａに外部から制御信号ｆｏを供給し、制御信号ｆ
ｏに応じて電流Ｉを変化する。外部からの制御情報は電
圧制御電流源３３の電圧−電流変換利得制御としても用
い、制御信号ｆｏに連動して変わるようにする。
【０００４】ところで、マルチバイブレータのように時
定数をＩＣに内蔵すると、ＩＣの時定数ばらつきにより
発振周波数がばらつく。いま、加算器３４からの出力電
流がＩのみであったとすると、この発振周波数ｆｏｓｃ
は、 ｆｏｓｃ＝Ｉ／（４・Ｃ・Ｖｒ） … （１） となる。ここで、ＶｒはＶＣＯ３１のリファレンス電
圧、ＣはＶＣＯ３１に接続され発振周波数を決定するた
めのコンデンサである。電流Ｉを、電源Ｖｃｃと抵抗Ｒ
で作ったとするとＩ＝ＶＣＣ／Ｒとなり、発振周波数ｆ
ｏｓｃは抵抗と容量の積、すなわち時定数ばらつきの影
響を受ける。（１）式でＩＣ内蔵容量がばらついた場合
に、電流Ｉがその分増減すれば相殺できる。制御入力端
子３５ａを介して電流Ｉを調整すると、ｆｏｓｃの初期
発振周波数を調整できる。入力信号のデビエーション△
ｆに対して考えると、 △ｆ＝△ｉ／（４・Ｃ・Ｖｒ）
… （２） という式を得る。△ｉは入力信号の周波数偏位であるか
ら、ある一定の値を持っており、コンデンサＣにばらつ
きがあった場合には、△ｉがばらつく。これはＰＬＬ復
調感度がばらつくことを意味しており、結果的に復調振
幅がばらつくことになる。
定数をＩＣに内蔵すると、ＩＣの時定数ばらつきにより
発振周波数がばらつく。いま、加算器３４からの出力電
流がＩのみであったとすると、この発振周波数ｆｏｓｃ
は、 ｆｏｓｃ＝Ｉ／（４・Ｃ・Ｖｒ） … （１） となる。ここで、ＶｒはＶＣＯ３１のリファレンス電
圧、ＣはＶＣＯ３１に接続され発振周波数を決定するた
めのコンデンサである。電流Ｉを、電源Ｖｃｃと抵抗Ｒ
で作ったとするとＩ＝ＶＣＣ／Ｒとなり、発振周波数ｆ
ｏｓｃは抵抗と容量の積、すなわち時定数ばらつきの影
響を受ける。（１）式でＩＣ内蔵容量がばらついた場合
に、電流Ｉがその分増減すれば相殺できる。制御入力端
子３５ａを介して電流Ｉを調整すると、ｆｏｓｃの初期
発振周波数を調整できる。入力信号のデビエーション△
ｆに対して考えると、 △ｆ＝△ｉ／（４・Ｃ・Ｖｒ）
… （２） という式を得る。△ｉは入力信号の周波数偏位であるか
ら、ある一定の値を持っており、コンデンサＣにばらつ
きがあった場合には、△ｉがばらつく。これはＰＬＬ復
調感度がばらつくことを意味しており、結果的に復調振
幅がばらつくことになる。
【０００５】図３の回路では制御端子３５ａに供給され
る、制御信号ｆｏの制御情報により周波数偏位△ｉの変
換感度を制御することで、このばらつきを吸収してい
る。デビエーション△ｆの信号を復調したとき、△Ｖｄ
の復調交流成分を得たとすると、このときの電圧−電流
変換感度をｇｍとすれば、 △Ｖｄ＝△ｉ／ｇｍ … （３） となる。ｆｏ制御を行うときに（１）式の分母項を相殺
するようＩを調整したので、電流Ｉの情報を、電圧−電
流変換感度ｇｍの制御に用いれば、時定数ばらつきを相
殺することができ、ひいては復調振幅を安定化すること
ができる。
る、制御信号ｆｏの制御情報により周波数偏位△ｉの変
換感度を制御することで、このばらつきを吸収してい
る。デビエーション△ｆの信号を復調したとき、△Ｖｄ
の復調交流成分を得たとすると、このときの電圧−電流
変換感度をｇｍとすれば、 △Ｖｄ＝△ｉ／ｇｍ … （３） となる。ｆｏ制御を行うときに（１）式の分母項を相殺
するようＩを調整したので、電流Ｉの情報を、電圧−電
流変換感度ｇｍの制御に用いれば、時定数ばらつきを相
殺することができ、ひいては復調振幅を安定化すること
ができる。
【０００６】従って、図３のような回路構成によれば、
中心周波数調整を行うだけで、復調振幅のばらつき補正
を同時に行うことができる。
中心周波数調整を行うだけで、復調振幅のばらつき補正
を同時に行うことができる。
【０００７】このように従来の回路では電圧−電流変換
利得の制御可能な電圧制御電流源３３を用い、これをＰ
ＬＬ復調ループ内に構成していることから、極めて周波
数特性が悪いという欠点がある。通常ＰＬＬ復調の場
合、復調帯域はループの周波数特性で決まる。この復調
回路を映像信号処理の分野に適応した場合、数ＭＨｚの
周波数特性が必要である。
利得の制御可能な電圧制御電流源３３を用い、これをＰ
ＬＬ復調ループ内に構成していることから、極めて周波
数特性が悪いという欠点がある。通常ＰＬＬ復調の場
合、復調帯域はループの周波数特性で決まる。この復調
回路を映像信号処理の分野に適応した場合、数ＭＨｚの
周波数特性が必要である。
【０００８】このため、電圧制御電流源３３をマルチプ
ライヤやギルバート・セルといった多段縦続接続の回路
に通すと、この段で周波数特性が劣化し、ＰＬＬループ
の応答速度を下げてしまう。このようなＰＬＬ復調回路
では、周波数特性のうねりや位相の急激な回転により、
復調信号にリンギングが乗ったり、復調帯域が狭くなっ
たりする。
ライヤやギルバート・セルといった多段縦続接続の回路
に通すと、この段で周波数特性が劣化し、ＰＬＬループ
の応答速度を下げてしまう。このようなＰＬＬ復調回路
では、周波数特性のうねりや位相の急激な回転により、
復調信号にリンギングが乗ったり、復調帯域が狭くなっ
たりする。
【０００９】
【発明が解決しようとする課題】上記した従来の回路で
は、電圧制御電流源３３をＰＬＬ復調ループ内に構成し
ていることから、周波数特性が極めて悪いという問題が
あった。
は、電圧制御電流源３３をＰＬＬ復調ループ内に構成し
ていることから、周波数特性が極めて悪いという問題が
あった。
【００１０】この発明の目的は、ＰＬＬ復調の中心周波
数調整と復調振幅ばらつき補正を１点の調整で行いつ
つ、周波数特性の良い、リンギングなどが発生しにくい
ＰＬＬ復調回路を提供することにある。
数調整と復調振幅ばらつき補正を１点の調整で行いつ
つ、周波数特性の良い、リンギングなどが発生しにくい
ＰＬＬ復調回路を提供することにある。
【００１１】
【課題を解決するための手段】この発明の回路では、初
期電流発生を発振器のリファレンス電圧を基準として行
い、電圧制御電流源を固定利得のＶ−Ｉ（またはＩ−
Ｖ）変換回路とし、加算器の電流出力端子と発振器の電
流入力端子との間に電流利得制御回路を設け、電流利得
の制御を、制御信号により行う。
期電流発生を発振器のリファレンス電圧を基準として行
い、電圧制御電流源を固定利得のＶ−Ｉ（またはＩ−
Ｖ）変換回路とし、加算器の電流出力端子と発振器の電
流入力端子との間に電流利得制御回路を設け、電流利得
の制御を、制御信号により行う。
【００１２】
【作用】上記した手段により、電圧制御電流源を固定利
得のＶ−Ｉ（またはＩ−Ｖ）変換回路にすると、この段
で多段接続は必要なく、基本的に周波数特性の良い回路
構成を適応することができる。
得のＶ−Ｉ（またはＩ−Ｖ）変換回路にすると、この段
で多段接続は必要なく、基本的に周波数特性の良い回路
構成を適応することができる。
【００１３】また、電流利得制御回路を加算器の電流出
力端子と発振器の電流入力端子との間に設けることで、
復調電流と初期電流とに同じファクタをかけることがで
きる。電流利得制御回路も周波数特性の良い簡単な回路
構成で実現することができ、結果として応答性の良いＰ
ＬＬループを構成できる。
力端子と発振器の電流入力端子との間に設けることで、
復調電流と初期電流とに同じファクタをかけることがで
きる。電流利得制御回路も周波数特性の良い簡単な回路
構成で実現することができ、結果として応答性の良いＰ
ＬＬループを構成できる。
【００１４】
【実施例】以下、この発明の実施例について図面ととも
に詳細に説明する。図１はこの発明の一実施例を示すも
のである。
に詳細に説明する。図１はこの発明の一実施例を示すも
のである。
【００１５】図１において、ＶＣＯ１１により発振され
た発振信号は、位相比較器１２の一方の入力端子１２ａ
に供給する。他方の入力端子１２ｂには、復調すべき入
力信号を供給する。位相比較器１２により位相比較され
た信号は、電圧−電流（Ｖ−Ｉ）変換回路１３に供給
し、その電流出力を加算器１４の一方の入力端子１４ａ
に供給する。初期電流発生回路１５ではＶＣＯ１１のリ
ファレンス電圧Ｖｒをもとに、初期電流発生回路１５内
の内蔵抵抗により初期電流Ｉを発生する。この電流Ｉを
加算器１４の他方の入力端子１４ｂに供給し、加算出力
を電流利得制御回路１６に供給する。この電流利得制御
回路１６は、制御端子１６ａに供給された制御信号ｆｏ
により、電流利得を制御する。利得制御された電流信号
出力は、ＶＣＯ１１の電流入力端子１１ａに供給し、Ｐ
ＬＬ復調回路を構成する。
た発振信号は、位相比較器１２の一方の入力端子１２ａ
に供給する。他方の入力端子１２ｂには、復調すべき入
力信号を供給する。位相比較器１２により位相比較され
た信号は、電圧−電流（Ｖ−Ｉ）変換回路１３に供給
し、その電流出力を加算器１４の一方の入力端子１４ａ
に供給する。初期電流発生回路１５ではＶＣＯ１１のリ
ファレンス電圧Ｖｒをもとに、初期電流発生回路１５内
の内蔵抵抗により初期電流Ｉを発生する。この電流Ｉを
加算器１４の他方の入力端子１４ｂに供給し、加算出力
を電流利得制御回路１６に供給する。この電流利得制御
回路１６は、制御端子１６ａに供給された制御信号ｆｏ
により、電流利得を制御する。利得制御された電流信号
出力は、ＶＣＯ１１の電流入力端子１１ａに供給し、Ｐ
ＬＬ復調回路を構成する。
【００１６】入力信号が存在せず、ＰＬＬループが応答
していない状態でのＶＣＯ１１のフリーラン周波数は、
電流利得制御回路１６の入出力電流利得をＫとすると、 ｆｏｓｃ＝（Ｋ・Ｉ）／（４・Ｃ・Ｖｒ） … （４） である。ここで初期電流Ｉはリファレンス電圧Ｖｒから
内部抵抗を用いて作成するのであるから、この内部抵抗
をＲｓとすれば、 Ｉ＝Ｖｒ／Ｒｓ … （５） となる。これを（４）式に代入すると、 ｆｏｓｃ＝Ｋ／（４・Ｃ・Ｒｓ） … （６） を得る。復調すべき入力信号の中心周波数ｆｏにこのｆ
ｏｓｃが等しくなるよう調整するのであるから、調整が
終了した時点ではｆｏ＝ｆｏｓｃであり、 Ｋ＝４・Ｃ・Ｒｓ・ｆｏ … （７） となる。次に、交流成分である、デビエーション△ｆに
ついて考える。位相比較器が電圧出力であり、Ｖ−Ｉ変
換回路１３の変換利得ｇｍは固定であるとする。いまＶ
−Ｉ変換回路１３を単純な差動アンプのような回路で構
成し、変換利得を内蔵抵抗Ｒｅで設定したとすると、復
調電流△ｉを用いて △ｆ＝（Ｋ・△ｉ）／（４・Ｃ・Ｖｒ） … （８） の関係を得る。同時に△ｆを復調した復調出力が△Ｖｄ
であるから、 △Ｖｄ＝Ｒｅ×△ｉ … （９） となり、これより △Ｖｄ＝Ｒｅ×（４・Ｃ・Ｖｒ・△ｆ）／Ｋ … （１０） となる。これに（７）式のＫを代入すれば △Ｖｄ＝（Ｒｅ／Ｒｓ）・Ｖｒ・（△ｆ／ｆｏ） … （１１） を得る。
していない状態でのＶＣＯ１１のフリーラン周波数は、
電流利得制御回路１６の入出力電流利得をＫとすると、 ｆｏｓｃ＝（Ｋ・Ｉ）／（４・Ｃ・Ｖｒ） … （４） である。ここで初期電流Ｉはリファレンス電圧Ｖｒから
内部抵抗を用いて作成するのであるから、この内部抵抗
をＲｓとすれば、 Ｉ＝Ｖｒ／Ｒｓ … （５） となる。これを（４）式に代入すると、 ｆｏｓｃ＝Ｋ／（４・Ｃ・Ｒｓ） … （６） を得る。復調すべき入力信号の中心周波数ｆｏにこのｆ
ｏｓｃが等しくなるよう調整するのであるから、調整が
終了した時点ではｆｏ＝ｆｏｓｃであり、 Ｋ＝４・Ｃ・Ｒｓ・ｆｏ … （７） となる。次に、交流成分である、デビエーション△ｆに
ついて考える。位相比較器が電圧出力であり、Ｖ−Ｉ変
換回路１３の変換利得ｇｍは固定であるとする。いまＶ
−Ｉ変換回路１３を単純な差動アンプのような回路で構
成し、変換利得を内蔵抵抗Ｒｅで設定したとすると、復
調電流△ｉを用いて △ｆ＝（Ｋ・△ｉ）／（４・Ｃ・Ｖｒ） … （８） の関係を得る。同時に△ｆを復調した復調出力が△Ｖｄ
であるから、 △Ｖｄ＝Ｒｅ×△ｉ … （９） となり、これより △Ｖｄ＝Ｒｅ×（４・Ｃ・Ｖｒ・△ｆ）／Ｋ … （１０） となる。これに（７）式のＫを代入すれば △Ｖｄ＝（Ｒｅ／Ｒｓ）・Ｖｒ・（△ｆ／ｆｏ） … （１１） を得る。
【００１７】（１１）式を見て分るように、△ｆ／ｆｏ
は入力信号の規格で決まるものであるから、一定の値と
みなすことができ、復調出力△Ｖｄは内蔵抵抗比とリフ
ァレンス電圧Ｖｒによって決まる。内蔵抵抗比は通常３
％以下の値であり、Ｖｒは温度依存性がゼロでかつ絶対
値ばらつきが１０％未満となるよう設計することができ
る。ＩＣ内蔵の時定数は、設計センタの値から６０％〜
１５０％までばらつくことがあり、これを±１０数％の
ばらつきまでに抑えることができる。
は入力信号の規格で決まるものであるから、一定の値と
みなすことができ、復調出力△Ｖｄは内蔵抵抗比とリフ
ァレンス電圧Ｖｒによって決まる。内蔵抵抗比は通常３
％以下の値であり、Ｖｒは温度依存性がゼロでかつ絶対
値ばらつきが１０％未満となるよう設計することができ
る。ＩＣ内蔵の時定数は、設計センタの値から６０％〜
１５０％までばらつくことがあり、これを±１０数％の
ばらつきまでに抑えることができる。
【００１８】上記構成において、位相比較器１２が電圧
出力の場合には、Ｖ−Ｉ変換回路１３が必要で、位相比
較器１２が電流出力の場合にはＩ−Ｖ（電流−電圧）変
換回路が必要になるという点である。位相比較器１３と
の組み合わせでどちらか一方が必要なのであり、どちら
でも良い訳ではない。どちらの場合でも、加算器１４の
出力は電流信号である。
出力の場合には、Ｖ−Ｉ変換回路１３が必要で、位相比
較器１２が電流出力の場合にはＩ−Ｖ（電流−電圧）変
換回路が必要になるという点である。位相比較器１３と
の組み合わせでどちらか一方が必要なのであり、どちら
でも良い訳ではない。どちらの場合でも、加算器１４の
出力は電流信号である。
【００１９】位相比較器１２が電流出力のときは、上記
のようにＩ−Ｖ変換回路が必要となる。図２は、図１に
おける位相比較器１２を電流出力の例とした、この発明
の他の実施例を示したもので、図１と同部分には同符号
を付してある。
のようにＩ−Ｖ変換回路が必要となる。図２は、図１に
おける位相比較器１２を電流出力の例とした、この発明
の他の実施例を示したもので、図１と同部分には同符号
を付してある。
【００２０】図２は位相比較器１２´から電流利得制御
回路１６までを示してある。位相比較器１２´の電流出
力△ｉを抵抗ＲＬを介してトランジスタＱ4 のエミッタ
に供給する。トランジスタＱ4 のエミッタには初期電流
源１５も供給する。トランジスタＱ4 のベースには定電
圧源Ｖｂを印加し、トランジスタＱ4 のコレクタはトラ
ンジスタＱ1 〜Ｑ3 の各エミッタに接続する。トランジ
スタＱ1 とＱ2 のコレクタを結線し、ＶＣＯ１１を電流
制御するための出力端子１６ｂとする。トランジスタＱ
2 ，Ｑ3 の共通ベースは、制御信号ｆｏを供給する制御
端子１６ａとする。位相比較器１２´の出力端子には、
ループフィルタＬＰを構成する、抵抗ＲＦとコンデンサ
ＣＦを直列接続する。
回路１６までを示してある。位相比較器１２´の電流出
力△ｉを抵抗ＲＬを介してトランジスタＱ4 のエミッタ
に供給する。トランジスタＱ4 のエミッタには初期電流
源１５も供給する。トランジスタＱ4 のベースには定電
圧源Ｖｂを印加し、トランジスタＱ4 のコレクタはトラ
ンジスタＱ1 〜Ｑ3 の各エミッタに接続する。トランジ
スタＱ1 とＱ2 のコレクタを結線し、ＶＣＯ１１を電流
制御するための出力端子１６ｂとする。トランジスタＱ
2 ，Ｑ3 の共通ベースは、制御信号ｆｏを供給する制御
端子１６ａとする。位相比較器１２´の出力端子には、
ループフィルタＬＰを構成する、抵抗ＲＦとコンデンサ
ＣＦを直列接続する。
【００２１】この実施例では、トランジスタＱ４と抵抗
ＲＬがＩ−Ｖ変換回路１３´を構成しており、位相比較
器１２´からの出力電流△ｉを抵抗ＲＬで電圧に変換す
る。ただし、出力電流△ｉは、そのままトランジスタＱ
4 のエミッタで初期電流と加算し、トランジスタＱ4 の
コレクタから次段の電流利得制御回路１６に出力してい
る。電流利得制御回路１６では制御端子１６ａに供給さ
れた制御信号ｆｏにより、エミッタ電流を分流して出力
する。制御信号ｆｏが基準電圧Ｖｃより十分高い場合に
は、トランジスタＱ2 とＱ3 によりトランジスタＱ4 の
コレクタ電流を分流する。トランジスタＱ2 とＱ3 のエ
ミッタ面積比が１対３の場合には、トランジスタＱ4 の
コレクタ電流の１／４が出力端子に流れる。逆に制御信
号ｆｏがＶｃより十分低い場合には、トランジスタＱ４
のコレクタ電流がそのまま制御端子１６ｂに流れる。制
御信号ｆｏが前述の中間の任意の値をとる場合には、電
流も２者の中間の任意の値となる。
ＲＬがＩ−Ｖ変換回路１３´を構成しており、位相比較
器１２´からの出力電流△ｉを抵抗ＲＬで電圧に変換す
る。ただし、出力電流△ｉは、そのままトランジスタＱ
4 のエミッタで初期電流と加算し、トランジスタＱ4 の
コレクタから次段の電流利得制御回路１６に出力してい
る。電流利得制御回路１６では制御端子１６ａに供給さ
れた制御信号ｆｏにより、エミッタ電流を分流して出力
する。制御信号ｆｏが基準電圧Ｖｃより十分高い場合に
は、トランジスタＱ2 とＱ3 によりトランジスタＱ4 の
コレクタ電流を分流する。トランジスタＱ2 とＱ3 のエ
ミッタ面積比が１対３の場合には、トランジスタＱ4 の
コレクタ電流の１／４が出力端子に流れる。逆に制御信
号ｆｏがＶｃより十分低い場合には、トランジスタＱ４
のコレクタ電流がそのまま制御端子１６ｂに流れる。制
御信号ｆｏが前述の中間の任意の値をとる場合には、電
流も２者の中間の任意の値となる。
【００２２】この実施例では、Ｉ−Ｖ変換回路１３´と
電流利得制御回路１６にベース接地型アンプを用いてお
り、段数も各１段で、周波数特性が非常に良い。したが
って、従来ギルバートセルで実現していたような複雑な
回路構成が必要なく、ＰＬＬループ内の周波数特性を劣
化させることがない。
電流利得制御回路１６にベース接地型アンプを用いてお
り、段数も各１段で、周波数特性が非常に良い。したが
って、従来ギルバートセルで実現していたような複雑な
回路構成が必要なく、ＰＬＬループ内の周波数特性を劣
化させることがない。
【００２３】
【発明の効果】以上記載したように、この発明のＰＬＬ
復調回路は、ＰＬＬ復調の中心周波数調整と復調振幅ば
らつき補正を１点の調整で行いつつ、周波数特性の良
い、リンギングなどが発生しにくい。
復調回路は、ＰＬＬ復調の中心周波数調整と復調振幅ば
らつき補正を１点の調整で行いつつ、周波数特性の良
い、リンギングなどが発生しにくい。
【図１】この発明の一実施例のＰＬＬ復調回路を示す回
路図。
路図。
【図２】図１の具体的に示した回路図。
【図３】従来のＰＬＬ復調回路を示す回路図。
１１…ＶＣＯ、 １２…位相比較
器、１３，１３´…Ｖ−Ｉ変換回路、 １６…電流利
得制御回路、１６ａ…制御端子。
器、１３，１３´…Ｖ−Ｉ変換回路、 １６…電流利
得制御回路、１６ａ…制御端子。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03D 3/02 H03L 7/08
Claims (3)
- 【請求項１】 発振周波数が電流により制御される発振
器と、 前記発振器の発振出力信号と復調すべき入力信号とが入
力され、前記発振出力信号の位相と前記入力信号の位相
とを比較する位相比較器と、 前記位相比較器の比較結果が入力され、前記比較結果に
応じた電流を出力する変換器と、 前記出力された変換器の電流が入力され、かつ、制御端
子の入力により利得が制御されて前記入力された電流に
応じた電流を出力しこれを前記発振器に供給する電流利
得制御回路とを具備し、 前記電流利得制御回路は、前記制御端子に前記発振器の
発振周波数調整入力が加えられ、前記発振器の発振周波
数を制御すべき初期電流は、前記発振器の内部の基準電
圧を所定の抵抗に印加して得られる電流であり、この電
流は、前記変換器の出力電流に加えられて前記電流利得
制御回路に入力されることを特徴とするＰＬＬ復調回
路。 - 【請求項２】 前記電流利得制御回路は、差動対により
構成されることを特徴とする請求項１記載のＰＬＬ復調
回路。 - 【請求項３】 前記位相比較器は電流出力型であり、前
記位相比較器の出力端はベース接地トランジスタのエミ
ッタに抵抗を介して接続され、前記初期電流に係る電流
源の一方の出力端は前記エミッタに接続され、前記ベー
ス接地トランジスタのコレクタは前記電流利得制御回路
に接続されることを特徴とする請求項１記載のＰＬＬ復
調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22564192A JP3184322B2 (ja) | 1992-08-25 | 1992-08-25 | Ｐｌｌ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22564192A JP3184322B2 (ja) | 1992-08-25 | 1992-08-25 | Ｐｌｌ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677736A JPH0677736A (ja) | 1994-03-18 |
| JP3184322B2 true JP3184322B2 (ja) | 2001-07-09 |
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ID=16832489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP22564192A Expired - Lifetime JP3184322B2 (ja) | 1992-08-25 | 1992-08-25 | Ｐｌｌ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3184322B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1084278A (ja) * | 1996-09-10 | 1998-03-31 | Nec Corp | Ｐｌｌ回路 |
-
1992
- 1992-08-25 JP JP22564192A patent/JP3184322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677736A (ja) | 1994-03-18 |
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