JPH0685664A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- JPH0685664A JPH0685664A JP4235773A JP23577392A JPH0685664A JP H0685664 A JPH0685664 A JP H0685664A JP 4235773 A JP4235773 A JP 4235773A JP 23577392 A JP23577392 A JP 23577392A JP H0685664 A JPH0685664 A JP H0685664A
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Abstract
(57)【要約】
【目的】ＰＬＬ回路に使用するチャージポンプ回路にお
いて、引き込み中は大電流で動作させ、引き込み後は小
電流で動作させることで、高速引き込み低ジッタ化可能
とすること。 【構成】２つのＮチャネルディプレッション型ＦＥＴＱ
１及びＱ３は、カレントミラー回路の電流ｉ１及びｉ２
を決める。同期判定回路９は位相比較回路３からの出力
により引き込み中か引き込み終了かを判定して、引き込
み中はＦＥＴＱ２をオンさせて大電流でコンデンサＣ１
を充放電させて高速で引き込みを行なう。また引き込み
が終了した場合にはＦＥＴＱ２をオフさせて小電流でコ
ンデンサＣ１を充放電するので、低ジッタ特性となる。
いて、引き込み中は大電流で動作させ、引き込み後は小
電流で動作させることで、高速引き込み低ジッタ化可能
とすること。 【構成】２つのＮチャネルディプレッション型ＦＥＴＱ
１及びＱ３は、カレントミラー回路の電流ｉ１及びｉ２
を決める。同期判定回路９は位相比較回路３からの出力
により引き込み中か引き込み終了かを判定して、引き込
み中はＦＥＴＱ２をオンさせて大電流でコンデンサＣ１
を充放電させて高速で引き込みを行なう。また引き込み
が終了した場合にはＦＥＴＱ２をオフさせて小電流でコ
ンデンサＣ１を充放電するので、低ジッタ特性となる。
Description
【０００１】
【産業上の利用分野】本発明はチャージポンプ回路に関
し、特にフェイズ・ロックド・ループ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路（以下ＰＬＬ回路と呼ぶ）
に用いるチャージポンプ回路に関する。
し、特にフェイズ・ロックド・ループ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路（以下ＰＬＬ回路と呼ぶ）
に用いるチャージポンプ回路に関する。
【０００２】
【従来の技術】一般にＰＬＬ回路としては種々の提案が
あるが、その中で図５に示す回路は、入力信号の逓倍さ
れた出力信号を得る回路として知られている。すなわ
ち、ディジタル位相比較器３，チャージポンプ回路１
３，ループフィルタ１４，電圧制御発振器１５，分周器
１６で構成される。この様な構成のＰＬＬ回路に使用さ
れるチャージポンプ回路は、図６の様なこのがある（例
えば特開平３−３０５１７）。
あるが、その中で図５に示す回路は、入力信号の逓倍さ
れた出力信号を得る回路として知られている。すなわ
ち、ディジタル位相比較器３，チャージポンプ回路１
３，ループフィルタ１４，電圧制御発振器１５，分周器
１６で構成される。この様な構成のＰＬＬ回路に使用さ
れるチャージポンプ回路は、図６の様なこのがある（例
えば特開平３−３０５１７）。
【０００３】図６において、電源（ＶＤＤ）端子と出力
端子４との間に、ＰチャネルＭＯＳＦＥＴ（以下Ｐチャ
ネルＦＥＴと呼ぶ）Ｑ７，Ｑ８のソース・ドレイン間が
直列接続され、出力端子４と接地との間にＮチャネルＭ
ＯＳＦＥＴ（以下ＮチャネルＦＥＴと呼ぶ）Ｑ５，Ｑ６
のドレイン・ソース間が直列接続される。なお、Ｐチャ
ネルＦＥＴＱ８は吐き出し型の電流源用，ＮチャネルＦ
ＥＴＱ５は吸い込み型の電流源用，ＮチャネルＦＥＴＱ
６とＰチャネルＦＥＴＱ７はスイッチング用である。
尚、ＦＥＴＱ２，Ｑ３，Ｑ７，Ｑ８はＰチャネルＭＯＳ
ＦＥＴであり、ＦＥＴＱ４，Ｑ５はＮチャネルＭＯＳＦ
ＥＴであり、ＦＥＴＱ１はＮチャネル・ディプレッショ
ン型ＭＯＳＦＥＴである。
端子４との間に、ＰチャネルＭＯＳＦＥＴ（以下Ｐチャ
ネルＦＥＴと呼ぶ）Ｑ７，Ｑ８のソース・ドレイン間が
直列接続され、出力端子４と接地との間にＮチャネルＭ
ＯＳＦＥＴ（以下ＮチャネルＦＥＴと呼ぶ）Ｑ５，Ｑ６
のドレイン・ソース間が直列接続される。なお、Ｐチャ
ネルＦＥＴＱ８は吐き出し型の電流源用，ＮチャネルＦ
ＥＴＱ５は吸い込み型の電流源用，ＮチャネルＦＥＴＱ
６とＰチャネルＦＥＴＱ７はスイッチング用である。
尚、ＦＥＴＱ２，Ｑ３，Ｑ７，Ｑ８はＰチャネルＭＯＳ
ＦＥＴであり、ＦＥＴＱ４，Ｑ５はＮチャネルＭＯＳＦ
ＥＴであり、ＦＥＴＱ１はＮチャネル・ディプレッショ
ン型ＭＯＳＦＥＴである。
【０００４】そして、ＦＥＴＱ８は、電源ＶＤＤを基準
電位点としてＰチャネルＦＥＴＱ２，Ｑ３とともにカレ
ントミラー回路を構成しているものであり、ＦＥＴＱ２
が入力側，ＦＥＴＱ３，Ｑ８が出力側とされるととも
に、ＦＥＴＱ２のドレインがＮチャネルのディプレッシ
ョン型ＭＯＳＦＥＴＱ１に接続される。
電位点としてＰチャネルＦＥＴＱ２，Ｑ３とともにカレ
ントミラー回路を構成しているものであり、ＦＥＴＱ２
が入力側，ＦＥＴＱ３，Ｑ８が出力側とされるととも
に、ＦＥＴＱ２のドレインがＮチャネルのディプレッシ
ョン型ＭＯＳＦＥＴＱ１に接続される。
【０００５】また、ＦＥＴＱ５は、接地を基準電位点と
してＮチャネルＦＥＴＱ４とともにカレントミラー回路
を構成しているものであり、ＦＥＴＱ４が入力側，ＦＥ
ＴＱ５が出力側とされるとともに、ＦＥＴＱ４のドレイ
ンがＦＥＴＱ３のドレインに接続される。以上により、
チャージポンプ回路が構成される。
してＮチャネルＦＥＴＱ４とともにカレントミラー回路
を構成しているものであり、ＦＥＴＱ４が入力側，ＦＥ
ＴＱ５が出力側とされるとともに、ＦＥＴＱ４のドレイ
ンがＦＥＴＱ３のドレインに接続される。以上により、
チャージポンプ回路が構成される。
【０００６】そして、ディジタル位相比較器３の出力端
子の出力信号ＵＰ（反転値）がＦＥＴＱ７のゲートに接
続され、出力端子の出力信号ＤＯＷＮ（反転値）がイン
バータ５を通じてＦＥＴＱ６のゲートに接続される。
子の出力信号ＵＰ（反転値）がＦＥＴＱ７のゲートに接
続され、出力端子の出力信号ＤＯＷＮ（反転値）がイン
バータ５を通じてＦＥＴＱ６のゲートに接続される。
【０００７】なお、ディジタル位相比較器３は図８に示
したような回路がある。
したような回路がある。
【０００８】図８において、本位相比較器は、６個の２
入力ＮＡＮＤゲート８１と、２個の３入力ＮＡＮＤゲー
トと、１個の４入力ＮＡＮＤゲートとを有する。入力信
号Ｒ，Ｖが入力され、出力信号ＵＰ（反転値），ＤＯＷ
Ｎ（反転値）が出力される。
入力ＮＡＮＤゲート８１と、２個の３入力ＮＡＮＤゲー
トと、１個の４入力ＮＡＮＤゲートとを有する。入力信
号Ｒ，Ｖが入力され、出力信号ＵＰ（反転値），ＤＯＷ
Ｎ（反転値）が出力される。
【０００９】図６の入力端子１の入力信号Ｒの立ち下が
りが、入力端子２の入力信号Ｖの立ち下りより進んでい
た場合、位相比較器３は図９に示すようにＵＰ（反転
値）がロウレベル，ＤＯＷＮ（反転値）がハイレベルに
なり、ＦＥＴＱ７がオン，ＦＥＴＱ６がオフとなるの
で、電流ｉ２でコンデンサＣ１が充電されて電圧Ｖ０は
上昇し、電圧制御発振器１５の発振周波数は高くなる。
逆に入力信号Ｖの立ち下りが入力信号Ｒの立ち下りより
進んでいた場合、位相比較回路３は、図１０に示すよう
にＵＰ（反転値）がハイレベル，ＤＯＷＮ（反転値）が
ロウレベルになり、ＦＥＴＱ６がオン，ＦＥＴＱ７がオ
フとなるので、電流ｉ３でコンデンサＣ１を放電して電
圧Ｖ０は下降し、図５の電圧制御発振器１５の発振周波
数は低くなる。
りが、入力端子２の入力信号Ｖの立ち下りより進んでい
た場合、位相比較器３は図９に示すようにＵＰ（反転
値）がロウレベル，ＤＯＷＮ（反転値）がハイレベルに
なり、ＦＥＴＱ７がオン，ＦＥＴＱ６がオフとなるの
で、電流ｉ２でコンデンサＣ１が充電されて電圧Ｖ０は
上昇し、電圧制御発振器１５の発振周波数は高くなる。
逆に入力信号Ｖの立ち下りが入力信号Ｒの立ち下りより
進んでいた場合、位相比較回路３は、図１０に示すよう
にＵＰ（反転値）がハイレベル，ＤＯＷＮ（反転値）が
ロウレベルになり、ＦＥＴＱ６がオン，ＦＥＴＱ７がオ
フとなるので、電流ｉ３でコンデンサＣ１を放電して電
圧Ｖ０は下降し、図５の電圧制御発振器１５の発振周波
数は低くなる。
【００１０】さらに、位相比較器３がＵＰ（反転値），
ＤＯＷＮ（反転値）ともにハイレベルの期間はＦＥＴＱ
６，Ｑ７ともにオフとなるため、コンデンサＣ１は充放
電が行なわれず、電圧Ｖ０は変化しないため、電圧制御
発振器１５の発振周波数は変化しない。このとき、ＵＰ
（反転値）信号が発生したときとＤＯＷＮ（反転値）信
号が発生したときの位相調整量を等しくするために、電
流ｉ２と電流ｉ３とは同じになるように設定する。図５
に示すＰＬＬ回路において、電圧制御発振器１５の発振
周波数ｆは、電圧制御発振器１５の利得をＫとすると、
次の（１）式となる。
ＤＯＷＮ（反転値）ともにハイレベルの期間はＦＥＴＱ
６，Ｑ７ともにオフとなるため、コンデンサＣ１は充放
電が行なわれず、電圧Ｖ０は変化しないため、電圧制御
発振器１５の発振周波数は変化しない。このとき、ＵＰ
（反転値）信号が発生したときとＤＯＷＮ（反転値）信
号が発生したときの位相調整量を等しくするために、電
流ｉ２と電流ｉ３とは同じになるように設定する。図５
に示すＰＬＬ回路において、電圧制御発振器１５の発振
周波数ｆは、電圧制御発振器１５の利得をＫとすると、
次の（１）式となる。
【００１１】 ｆ＝Ｋ×Ｖ０ …（１） ここで、チャージポンプ回路１３の出力Ｖ０は、位相比
較器３で位相差を検出したときに、図７に示すようにデ
ルタＶ０だけ変化し、検出時間をｔφとすると、次式と
なる。
較器３で位相差を検出したときに、図７に示すようにデ
ルタＶ０だけ変化し、検出時間をｔφとすると、次式と
なる。
【００１２】 デルタＶ０＝ｉ２×ｔφ／Ｃ１ …（２） さらに、位相比較器３のＲ，Ｖそれぞれの入力の位相
は、次の（３），（４）式となる。
は、次の（３），（４）式となる。
【００１３】 ＰｈａＲ＝ｓｉｎ（ω×ｆｒ×ｔ） …（３） ＰｈａＶ＝ｓｉｎ（ω×ｆ×Ｎ×ｔ） …（４） このとき、ｆｒは入力信号の周波数であり、Ｎは分周器
１６の分周比である。前記式（３），（４）において、
ＰｈａＲまたはＰｈａＶがマイナスからプラスに変化し
てから、他方がマイナスからプラスに変化するまでの時
間が、位相差検出時間ｔφとなる。またＰｈａＲが先に
負から正に変化した場合は、ＵＰ（反転値）が発生し、
ＰｈａＶが先に負から正に変化した場合は、ＤＯＷＮ
（反転値）が発生する。さらに、固有角周波数をωｎと
すると、電流ｉ２は次の（５）式となる。
１６の分周比である。前記式（３），（４）において、
ＰｈａＲまたはＰｈａＶがマイナスからプラスに変化し
てから、他方がマイナスからプラスに変化するまでの時
間が、位相差検出時間ｔφとなる。またＰｈａＲが先に
負から正に変化した場合は、ＵＰ（反転値）が発生し、
ＰｈａＶが先に負から正に変化した場合は、ＤＯＷＮ
（反転値）が発生する。さらに、固有角周波数をωｎと
すると、電流ｉ２は次の（５）式となる。
【００１４】 ｉ２＝ωｎ2 ×Ｎ×Ｃ１／Ｋ …（５） 以上の条件より、ｆｒ＝８ｋＨｚ，Ｎ＝５１２，Ｃ１＝
６０ｐＦ，ωｎ＝２００×２πｒａｄ／ｓｅｃの場合の
発振周波数ｆの時間変化を計算すると、図４の特性１１
になり、ｆが一定値になる時間ｔを引きこみ時間ｔｒと
すると、ｔｒ＝１９ｍｓとなる。
６０ｐＦ，ωｎ＝２００×２πｒａｄ／ｓｅｃの場合の
発振周波数ｆの時間変化を計算すると、図４の特性１１
になり、ｆが一定値になる時間ｔを引きこみ時間ｔｒと
すると、ｔｒ＝１９ｍｓとなる。
【００１５】
【発明が解決しようとする課題】チャージポンプ回路に
おいて、コンデンサＣ１に充放電を行なう電流ｉ２（ｉ
３）の大きさは、ＰＬＬ回路の特性に影響をあたえる。
位相比較回路３から位相差を検出した時間をｔφとした
ときのチャージポンプ回路の出力電圧の変化分をデルタ
Ｖ０とすると、デルタＶ０＝ｉ２・ｔφ／Ｃ１が成り立
つ。この場合、電流ｉ２（ｉ３）を大きく設定すると、
デルタＶ０は大きくなるため、引き込み時間は短かくな
るがロックした後のジッタ特性が劣化し、逆に電流ｉ２
（ｉ３）を小さく設定すると、デルタＶ０は小さくな
り、ロックした後のジッタ特性は良くなるが、引き込み
時間が長くなるという問題点があった。
おいて、コンデンサＣ１に充放電を行なう電流ｉ２（ｉ
３）の大きさは、ＰＬＬ回路の特性に影響をあたえる。
位相比較回路３から位相差を検出した時間をｔφとした
ときのチャージポンプ回路の出力電圧の変化分をデルタ
Ｖ０とすると、デルタＶ０＝ｉ２・ｔφ／Ｃ１が成り立
つ。この場合、電流ｉ２（ｉ３）を大きく設定すると、
デルタＶ０は大きくなるため、引き込み時間は短かくな
るがロックした後のジッタ特性が劣化し、逆に電流ｉ２
（ｉ３）を小さく設定すると、デルタＶ０は小さくな
り、ロックした後のジッタ特性は良くなるが、引き込み
時間が長くなるという問題点があった。
【００１６】本発明の目的は、前記問題点を解決し、ジ
ッタ特性を損なうことなく、引き込み時間を短かくした
チャージポンプ回路を提供することにある。
ッタ特性を損なうことなく、引き込み時間を短かくした
チャージポンプ回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明のチャージポンプ
回路の構成は、吐き出し型の第１の電流回路と、吸い込
み型の第２の電流回路と、前記第１及び第２の電流回路
の出力電流を等しくする回路と、ディジタル位相比較出
力を入力とする同期判定回路と、前記同期判定回路の出
力により前記第１及び第２の電流回路を制御する回路
と、前記第１及び第２の電流回路の差電流によりコンデ
ンサの充放電を行なうスイッチング制御回路とを備えて
いることを特徴とする。
回路の構成は、吐き出し型の第１の電流回路と、吸い込
み型の第２の電流回路と、前記第１及び第２の電流回路
の出力電流を等しくする回路と、ディジタル位相比較出
力を入力とする同期判定回路と、前記同期判定回路の出
力により前記第１及び第２の電流回路を制御する回路
と、前記第１及び第２の電流回路の差電流によりコンデ
ンサの充放電を行なうスイッチング制御回路とを備えて
いることを特徴とする。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のチャージポンプ回路
を示す回路図である。図１において、本実施例は、ＦＥ
ＴＱ２０が吐き出し型電流回路用，ＦＥＴＱ１７が吸い
込み型電流回路用，ＦＥＴＱ１９とＦＥＴＱ１８がスイ
ッチング用であり、ＦＥＴＱ１４，Ｑ１５，Ｑ２０とＦ
ＥＴＱ１６，Ｑ１７とがそれぞれカレントミラー回路を
構成している。ＦＥＴＱ１１とＦＥＴＱ１３は電流源用
であり、ＦＥＴＱ１２は電流ｉ１の制御用であり、ディ
ジタル位相比較器３の出力を入力とした同期判定回路９
の出力によって制御される。
る。図１は本発明の第１の実施例のチャージポンプ回路
を示す回路図である。図１において、本実施例は、ＦＥ
ＴＱ２０が吐き出し型電流回路用，ＦＥＴＱ１７が吸い
込み型電流回路用，ＦＥＴＱ１９とＦＥＴＱ１８がスイ
ッチング用であり、ＦＥＴＱ１４，Ｑ１５，Ｑ２０とＦ
ＥＴＱ１６，Ｑ１７とがそれぞれカレントミラー回路を
構成している。ＦＥＴＱ１１とＦＥＴＱ１３は電流源用
であり、ＦＥＴＱ１２は電流ｉ１の制御用であり、ディ
ジタル位相比較器３の出力を入力とした同期判定回路９
の出力によって制御される。
【００１９】次に動作について説明する。入力信号Ｒと
入力信号Ｖとの周波数の差が大きい場合、位相比較器３
からは頻繁にロウレベル幅の広いＵＰ（反転値）または
ＤＯＷＮ（反転値）信号が発生する。ＵＰ（反転値）ま
たはＤＯＷＮ（反転値）信号が発生すると、図２のよう
に、コンデンサＣ２は充電が始まり、電圧ＶＣは上昇し
ていく。ＵＰ（反転値）またはＤＯＷＮ（反転値）がロ
ウレベルを出力し続けて電圧ＶＣがインバータ１０のし
きい値電圧ＶＴ１０を越えると、同期判定回路９の出力
はロウレベルとなり、ＦＥＴＱ１２はオンして電流ｉ１
が流れる。ＦＥＴＱ１４には電流ｉ１＋ｉ２が流れて、
カレントミラー回路により、ＵＰ（反転値）信号が発生
した場合には、ＦＥＴＱ１９がオンして、ＤＯＷＮ（反
転値）信号が発生した場合には、ＦＥＴＱ１８がオンし
て、それぞれ電流ｉ１＋ｉ２に比例した大電流の電流ｉ
３または電流ｉ４でコンデンサＣ１は充放電される。位
相比較器３からＵＰ（反転値）またはＤＯＷＮ（反転
値）が出力されなくなると、ＦＥＴＱ１８及びＦＥＴＱ
１９はオフして電圧Ｖ０はレベルを保持する。
入力信号Ｖとの周波数の差が大きい場合、位相比較器３
からは頻繁にロウレベル幅の広いＵＰ（反転値）または
ＤＯＷＮ（反転値）信号が発生する。ＵＰ（反転値）ま
たはＤＯＷＮ（反転値）信号が発生すると、図２のよう
に、コンデンサＣ２は充電が始まり、電圧ＶＣは上昇し
ていく。ＵＰ（反転値）またはＤＯＷＮ（反転値）がロ
ウレベルを出力し続けて電圧ＶＣがインバータ１０のし
きい値電圧ＶＴ１０を越えると、同期判定回路９の出力
はロウレベルとなり、ＦＥＴＱ１２はオンして電流ｉ１
が流れる。ＦＥＴＱ１４には電流ｉ１＋ｉ２が流れて、
カレントミラー回路により、ＵＰ（反転値）信号が発生
した場合には、ＦＥＴＱ１９がオンして、ＤＯＷＮ（反
転値）信号が発生した場合には、ＦＥＴＱ１８がオンし
て、それぞれ電流ｉ１＋ｉ２に比例した大電流の電流ｉ
３または電流ｉ４でコンデンサＣ１は充放電される。位
相比較器３からＵＰ（反転値）またはＤＯＷＮ（反転
値）が出力されなくなると、ＦＥＴＱ１８及びＦＥＴＱ
１９はオフして電圧Ｖ０はレベルを保持する。
【００２０】さらに、同期判定回路９のＣ２は放電が始
まり、電圧ＶＣは下降してインバータ１０のしきい値の
電圧ＶＴ１０より下がると、同期判定回路９はハイレベ
ルとなり、ＦＥＴＱ１２もオフする。ＰＬＬ回路の引き
込みが終了して、位相比較器３のＵＰ（反転値）または
ＤＯＷＮ（反転値）信号のロウレベル幅が狭くなると、
同期判定回路９の電圧ＶＣはインバータ１０のしきい値
の電圧ＶＴ１０を越えないため、同期判定回路９の出力
はハイレベルのままで、ＦＥＴＱ１２はオンしないの
で、電流ｉ１は流れない。従って、コンデンサＣ１は電
流ｉ２だけに比例した小電流の電流ｉ３または電流ｉ４
で充放電が行なわれる。ＵＰ（反転値）またはＤＯＷＮ
（反転値）信号が発生してから、インバータ１０がロウ
レベルになる時間をｔｏｆｆとすると、ｔｏｆｆはＰＬ
Ｌ回路がロックしたときに発生するジッタ幅より若干大
きい値に設定する。
まり、電圧ＶＣは下降してインバータ１０のしきい値の
電圧ＶＴ１０より下がると、同期判定回路９はハイレベ
ルとなり、ＦＥＴＱ１２もオフする。ＰＬＬ回路の引き
込みが終了して、位相比較器３のＵＰ（反転値）または
ＤＯＷＮ（反転値）信号のロウレベル幅が狭くなると、
同期判定回路９の電圧ＶＣはインバータ１０のしきい値
の電圧ＶＴ１０を越えないため、同期判定回路９の出力
はハイレベルのままで、ＦＥＴＱ１２はオンしないの
で、電流ｉ１は流れない。従って、コンデンサＣ１は電
流ｉ２だけに比例した小電流の電流ｉ３または電流ｉ４
で充放電が行なわれる。ＵＰ（反転値）またはＤＯＷＮ
（反転値）信号が発生してから、インバータ１０がロウ
レベルになる時間をｔｏｆｆとすると、ｔｏｆｆはＰＬ
Ｌ回路がロックしたときに発生するジッタ幅より若干大
きい値に設定する。
【００２１】尚、ＦＥＴＱ１１，１３は、Ｎチャネル・
ディプレッション型ＭＯＳＦＥＴであり、ＦＥＴＱ１
２，Ｑ１４，Ｑ１５，Ｑ１９，Ｑ２０はＰチャネルＭＯ
ＳＦＥＴであり、Ｑ１６，Ｑ１７はＮチャネルＭＯＳＦ
ＥＴである。
ディプレッション型ＭＯＳＦＥＴであり、ＦＥＴＱ１
２，Ｑ１４，Ｑ１５，Ｑ１９，Ｑ２０はＰチャネルＭＯ
ＳＦＥＴであり、Ｑ１６，Ｑ１７はＮチャネルＭＯＳＦ
ＥＴである。
【００２２】図３は本発明の第２の実施例の回路図であ
る。図３において、本実施例は、第１の実施例に対して
カレントミラー用のＦＥＴＱ２０のソース側に位相比較
器３のＵＰ（反転値）信号をインバータ５を通して接続
し、ＦＥＴＱ１７のソース側を位相比較器３のＤＯＷＮ
（反転値）信号に接続したものである。位相比較器３の
出力ＵＰ（反転値）及びＤＯＷＮ（反転値）がハイレベ
ルのとき、ＦＥＴＱ２０のソースは接地レベル，ＦＥＴ
Ｑ１７のソースはＶＤＤとなるので、ＦＥＴＱ１７，Ｑ
２０ともにオフして、電流ｉ３及び電流ｉ４は流れな
い。位相比較器３のＵＰ（反転値）信号がロウレベルに
なると、ＦＥＴＱ２０のソースはＶＤＤになり、ＦＥＴ
Ｑ２０はオンしてコンデンサＣ１は電流ｉ３で充電さ
れ、電圧Ｖ０は上昇する。
る。図３において、本実施例は、第１の実施例に対して
カレントミラー用のＦＥＴＱ２０のソース側に位相比較
器３のＵＰ（反転値）信号をインバータ５を通して接続
し、ＦＥＴＱ１７のソース側を位相比較器３のＤＯＷＮ
（反転値）信号に接続したものである。位相比較器３の
出力ＵＰ（反転値）及びＤＯＷＮ（反転値）がハイレベ
ルのとき、ＦＥＴＱ２０のソースは接地レベル，ＦＥＴ
Ｑ１７のソースはＶＤＤとなるので、ＦＥＴＱ１７，Ｑ
２０ともにオフして、電流ｉ３及び電流ｉ４は流れな
い。位相比較器３のＵＰ（反転値）信号がロウレベルに
なると、ＦＥＴＱ２０のソースはＶＤＤになり、ＦＥＴ
Ｑ２０はオンしてコンデンサＣ１は電流ｉ３で充電さ
れ、電圧Ｖ０は上昇する。
【００２３】一方、位相比較器３のＤＯＷＮ（反転値）
信号がロウレベルになると、ＦＥＴＱ１７のソースは接
地レベルとなり、ＦＥＴＱ１７はオンして、コンデンサ
Ｃ１は電流ｉ４で放電して電圧Ｖ０は下降する。このと
き、電流ｉ３及びｉ４の大きさは第１の実施例で説明し
たように入力信号Ｒ１と入力信号Ｖ２の周波数差が大き
い引き込み中は電流ｉ１＋ｉ２に比例した大電流にな
り、引き込みが終了すると電流ｉ２に比例した小電流と
なる。
信号がロウレベルになると、ＦＥＴＱ１７のソースは接
地レベルとなり、ＦＥＴＱ１７はオンして、コンデンサ
Ｃ１は電流ｉ４で放電して電圧Ｖ０は下降する。このと
き、電流ｉ３及びｉ４の大きさは第１の実施例で説明し
たように入力信号Ｒ１と入力信号Ｖ２の周波数差が大き
い引き込み中は電流ｉ１＋ｉ２に比例した大電流にな
り、引き込みが終了すると電流ｉ２に比例した小電流と
なる。
【００２４】位相差検出時間をｔφとしたとき、電圧Ｖ
０の変化分デルタＶ０は、デルタＶ０＝ｉ３×ｔφ／Ｃ
１で表わされる。
０の変化分デルタＶ０は、デルタＶ０＝ｉ３×ｔφ／Ｃ
１で表わされる。
【００２５】第１及び第２の実施例では引き込み中は電
流ｉ３は大きくなるので、デルタＶ０も大きくなり、高
速で引き込みが行なわれ、引き込み終了後は電流ｉ３は
小さくなるので、デルタＶ０も小さくなり、ジッタ特性
は改善される。
流ｉ３は大きくなるので、デルタＶ０も大きくなり、高
速で引き込みが行なわれ、引き込み終了後は電流ｉ３は
小さくなるので、デルタＶ０も小さくなり、ジッタ特性
は改善される。
【００２６】本第１，第２の実施例において、前述の式
（１）から式（５）の条件により、入力周波数ｆｒ＝８
ＫＨｚ，分周比Ｎ＝５１２，コンデンサＣ１＝６０ｐ
Ｆ，引き込み中の固有角周波数ωｎ＝８００×２πｒａ
ｄ／ｓｅｃ，引き込み後のωｎ＝２００×２πｒａｄ／
ｓｅｃの場合の発振周波数ｆの時間変化を計算すると、
図４の特性１２になり、ｆが一定値になる時間ｔを引き
込み時間をｔｒとすると、ｔｒ＝１０ｍｓとなる。
（１）から式（５）の条件により、入力周波数ｆｒ＝８
ＫＨｚ，分周比Ｎ＝５１２，コンデンサＣ１＝６０ｐ
Ｆ，引き込み中の固有角周波数ωｎ＝８００×２πｒａ
ｄ／ｓｅｃ，引き込み後のωｎ＝２００×２πｒａｄ／
ｓｅｃの場合の発振周波数ｆの時間変化を計算すると、
図４の特性１２になり、ｆが一定値になる時間ｔを引き
込み時間をｔｒとすると、ｔｒ＝１０ｍｓとなる。
【００２７】
【発明の効果】以上説明したように、本発明は、ＰＬＬ
回路が引き込み中のときは大電流で動作し、引き込み後
は小電流で動作させるようにしたので、引き込み後は低
ジッタ特性を保ちながらも引き込み時間を短縮し、例え
ば図４で表わされるように、従来の約１／２の時間で引
き込みが行なえるという効果を有する。
回路が引き込み中のときは大電流で動作し、引き込み後
は小電流で動作させるようにしたので、引き込み後は低
ジッタ特性を保ちながらも引き込み時間を短縮し、例え
ば図４で表わされるように、従来の約１／２の時間で引
き込みが行なえるという効果を有する。
【図１】本発明の第１の実施例のチャージポンプ回路を
示す回路図である。
示す回路図である。
【図２】本発明の第１の実施例のタイミング図である。
【図３】本発明の第２の実施例の回路図である。
【図４】引き込み特性を示す特性図である。
【図５】ＰＬＬ回路のブロック図である。
【図６】従来のチャージポンプ回路を示す回路図であ
る。
る。
【図７】従来例のタイミング図である。
【図８】ディジタル位相比較回路の回路図である。
【図９】進み検出時のディジタル位相比較回路のタイミ
ング図である。
ング図である。
【図１０】遅れ検出時のディジタル位相比較回路のタイ
ミング図である。
ミング図である。
１，２ 入力端子 ３ ディジタル位相比較器 ４ 出力端子 ５，１０ インバータ ９ 同期判定回路 １１，１２ 特性 １３ チャージポンプ回路 １４ ループフィルタ １５ 電圧制御発振器 １６ 分周器 １７ 発振信号出力
Claims (2)
- 【請求項１】 吐き出し型の第１の電流回路と、吸い込
み型の第２の電流回路と、前記第１及び第２の電流回路
の出力電流を等しくする回路と、ディジタル位相比較出
力を入力とする同期判定回路と、前記同期判定回路の出
力により前記第１及び第２の電流回路を制御する回路
と、前記第１及び第２の電流回路の差電流によりコンデ
ンサの充放電を行なうスイッチング制御回路とを備える
ことを特徴とするチャージポンプ回路。 - 【請求項２】 同期判定回路は、充放電用コンデンサを
有する請求項１に記載のチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235773A JPH0685664A (ja) | 1992-09-03 | 1992-09-03 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4235773A JPH0685664A (ja) | 1992-09-03 | 1992-09-03 | チャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685664A true JPH0685664A (ja) | 1994-03-25 |
Family
ID=16991029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235773A Pending JPH0685664A (ja) | 1992-09-03 | 1992-09-03 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685664A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0777333A1 (en) | 1995-11-29 | 1997-06-04 | Nec Corporation | Power saving PLL circuit |
| US6429901B1 (en) | 1997-01-23 | 2002-08-06 | Sanyo Electric Co., Ltd. | PLL circuit and phase lock detector |
| US7002382B2 (en) | 2003-07-22 | 2006-02-21 | Sharp Kabushiki Kaisha | Phase locked loop circuit |
| JP2009176225A (ja) * | 2008-01-28 | 2009-08-06 | Mitsubishi Electric Corp | カレントミラー回路及びチャージポンプ回路 |
-
1992
- 1992-09-03 JP JP4235773A patent/JPH0685664A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0777333A1 (en) | 1995-11-29 | 1997-06-04 | Nec Corporation | Power saving PLL circuit |
| US5783972A (en) * | 1995-11-29 | 1998-07-21 | Nec Corporation | Power saving PLL circuit |
| US6429901B1 (en) | 1997-01-23 | 2002-08-06 | Sanyo Electric Co., Ltd. | PLL circuit and phase lock detector |
| US7002382B2 (en) | 2003-07-22 | 2006-02-21 | Sharp Kabushiki Kaisha | Phase locked loop circuit |
| JP2009176225A (ja) * | 2008-01-28 | 2009-08-06 | Mitsubishi Electric Corp | カレントミラー回路及びチャージポンプ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |