KR940004407B1 - 프로그래머블 로직소자의 비트선 시험회로 - Google Patents

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Abstract

내용 없음.

Description

프로그래머블 로직소자의 비트선 시험회로
제1도는 종래의 검증 단계에서의 메모리 셀 시험회로의 회로도.
제2a도와 제2b도는 종래의 검증 단계에서의 기능 시험회로의 회로도.
제3도는 본 발명에 의한 비트선 시험회로의 회로도.
제4a도와 제4b도는 본 발명에 의한 비트선 시험회로의 워드선 디코더의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 검증감지회로 2 : 워드선 디코더
MA1 내지 MA9, MB1 내지 MB9, XT0 내지 XT7, MAT0 내지 MAT7, MBT0 내지 MBT7, MAT0 내지 MATH, MBTA 내지 MBTH : MOSFET.
본 발명은 프로그래머블 로직소자의 EPROM 트랜지스터 또는 EEPROM 트랜지스터로 이루어진 프로그래머블 앤드 메모리 어레이의 시험을 위한 회로 및 시험과정에 관한 것으로 특히 프로그래머블 앤드 메모리 어레이의 비트선을 시험하기 위한 비트선 시험회로에 관한 것이다.
프로그래머블 로직소자에 대한 종래의 시험은 DC시험, 프로그램(Program) 과 검증(Verify)을 통해 이루어지는 메모리 셀 시험, 기능 시험의 단계로 이루어진다.
일반적으로 메모리 셀 시험시의 프로그램과 검증 단계는 1바이트(byte)씩 이루어진다. 제1도는 종래의 검증 단계에서의 메모리 셀 시험 회로의 회로도를 나타낸 것으로 워드선 방향으로는 어레이된 메모리 셀의 게이트를 연결하고 비트선 방향으로는 상기 메모리 셀의 드레인을 연결하고 소오스는 접지되어 구성된다.
검증(Verify) 단계는 비트선 디코더로 하나의 비트선을 선택하고 다시 선택된 하나의 워드선에 CMOS 인버터(로직소자를 구성하는 인버터로 제1도에는 도시하지 않았으나, 제2도에는 도시하였음)의 출력을 인가하여 전원에 소오스가 연결된 인한스먼트(Enhancement) P채널 MOSFET(MP1)의 게이트 및 드레인이 연결된 비트선의 프리차지 상태를 검증감지회로(1)를 통해 검출하므로써 이루어진다. 이때 CMOS인버터의 출력전압은 전원전압(Vcc)과 같다.
검증단계에서는 선택된 비트선에 흐르는 전류를 Ibit라 하고 프로그램된 메모리 셀에 흐르는 전류는 메모리 셀의 누설전류(leakage current)이므로 Ileak마라 하고 소거된 메모리 셀에 흐르는 전류를 Ilin이라 하자.
메모리 셀의 시험단계에서 모든 메모리 셀이 동작한다고 해도 프로그램 및 검증은 1바이트씩(즉 비트선에서 각각 1개의 메모리 셀) 시험하므로 검증 단계에서 하나의 비트선에 흐르는 전류(Ibit)는 그 비트선의 선택된 메모리 셀이 소거된 경우 소거된 메모리 셀에 흐르는 전류(Ilin)가 되며 그 비트선의 선택된 메모리 셀이 프로그램 된 경우 누설전류(Ileak)가 된다.
기능시험단계에서는 메모리 셀들이 배열되어 앤드 기능을 수행하는 앤드메모리 셀 어레이를 사용자가 사용하는 실제의 로직으로 프로그램한 후 그 로직의 기능수행이 정상인지를 검색에 보는 것이다. 제2a도는 상기 종래의 기능 시험 단계에서의 비트선 시험회로의 회로도를 나타낸 것으로 입력단의 입력신호(IN1 내지 INn)에 인버터를 연결하여 다수의 메모리 셀은 반전된 신호(/I1 내지 /INn)를 게이트 입력으로 하거나 상기 반전된 신호(/I1 내지 /In)를 재반전시킨 신호(I1 내지 INn)를 게이트 입력으로 하고 드레인을 비트선에 연결하여 구성하고 전원에 소오스가 연결된 P채널 MOSFET(1)의 게이트 및 드레인을 상기 비트선에 연결하고 상기 비트선을 검증감지회로(1)에 연결하여 구성된다.
따라서 입력신호(I1)가 하이(High)상태이면 입력신호(/I1)는 로우(Low) 상태이고 반대로 입력신호(I1)가 로우상태이면 입력신호(/I1)는 하이상태이고 나머지 입력신호(I2 내지 In)에도 모두 같은 방법으로 메모리 셀의 게이트에 가해지므로 각 메모리 셀의 게이트들은 입력단의 입력신호(IN1 내지 INn)가 어떤 값을 갖든 상관없이 n개의 메모리 셀의 게이트에는 전원전압(Vcc)이 인가되고 n개의 메모리 셀의 게이트에는 접지 전압(Vss)이 인가된다.
특히 입력단의 입력신호(IN1 내지 INn)가 어떤 백터값을 가질 때 그 백터값이 셀의 프로그램 상태와 일치될 경우가 있다. 예를들어 제2b도와 같이 입력신호(I1)에 연결된 메모리 셀이 프로그램되고, 입력신호(/I2)에 연결된 메모리 셀이 프로그램되고 입력신호(I3)에 연결된 메모리 셀이 프로그램되고 입력신호(I4)에 연결된 메모리 셀이 프로그램되고 입력신호(INn)에 연결된 메모리 셀이 프로그램되어 상기와 같이 프로그램된 메모리 셀의 게이트들에만 하이 입력이 인가되고 나머지 메모리 셀들에는 로우 입력이 가해질 겨우 앤드 메모리 어레이의 비트선에 메모리 셀이 2n개 이고 n개의 프로그램된 메모리 셀에 하이 입력이 걸리므로 전체 비트선 전류(Ibit)는 (n×Ileak) 값과 P채널 MOSFET(MP1)의 최대공급가능전류(Imax) 중 작은값이 흐르게 된다.
일반적으로, 검증감지회로(1)는 소거된 메모리 셀에 흐르는 전류(Ilin) 보다 최대공급 가능 전류(Imax)가 크도록 설계되어야 하며 비트라인에 흐르는 전류(Ibit)가 소거된 메모리 셀에 흐르는 전류(Ilin)보다 클 때 비트선 프리차지 상태를 로우상태로 인식하게 된다.
예를 들어 비트선의 메모리 셀이 100개이면 n=50이며 프로그램된 메모리 셀에 흐르는 전류(Ileak)가 1μA이고 최대공급가능전류(Imax)가 70μA이고 소거된 메모리 셀에 흐르는 전류(Ilin)가 48μA이라면 비트선에 흐르는 전류(Ibit)는 50μA이므로 소거된 메모리 셀에 흐르는 전류(Ilin)보다 비트선에 흐르는 전류(ibit)가 크게되어 소거된 셀이 없는데 검증감지회로(1)는 비트선이 로우로 프로차지 된 것으로 검출한다.
일반적으로 하나의 비트선에 2n개의 메모리 셀이 있을 때 프로그램된 메모리 셀에 흐르는 전류(Ileak)에 프로그램된 메모리 셀의 수(n)를 곱한 값이 소거된 메모리 셀에 흐르는 전류(Ilin)보다 크게되는 프로그래머블 로직소자가 있다면 시험단계에서 이 프로그래머블 로직소자는 메모리 셀이 사용자 모드에서 오동작의 원인이 되지만 메모리 셀 시험에서는 그 문제가 검출되지 않으므로 기능시험단계에서 고장이 발생해도 셀이 문제인지 주변회로가 문제인지 구분할 수 없게 된다. 더구나 프로그램된 셀의 드레시홀드 전압(Vt)은 고정되어 있고 전원전압(Vcc)이 올라간다면 상기 현상은 더욱 심해진다.
결과적으로 공정 혹은 셀 프로그래밍이 취약하여 셀의 전원전압 마진(Margin)이 좋지 않을 경우, 메모리 셀 시험은 통과하고 기능시험단계에서 문제가 발생한다면 종래제3법에 의하면 이 문제는 셀의 전원전압 마진에 의한 것인지 주변장치의 전원전압마진에 의한 것인지 주변장치의 회전의 기능 자체에 의한 것인지 구분할 수 없는 문제점이 있다.
상기 문제점을 제거하기 위해 인출된 본 발명은 프로그래머블 로직 소자의 시험에서 사용자 기능상태일때와 같은 비트선 상태를 검증하는 회로를 추가하므로써 문제발생이 셀 전원전압 마진에 의한 것인지 주변장치 회로에 의한 것인지 구분지울 수 있는 비트선 시험회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은, 자체의 저장정보 및 다수의 워드선을 통해 입력되는 입력신호에 의해 앤드로직을 구성하여 다수의 출력신호를 비트선을 통해 제공하는 메모리 셀로 어레이된 프로그래머블 메모리 어레이의 비트선 시험회로에 있어서, 전원전압(Vcc)이 인가되는 n개의 제1워드선 접지(Vss)에 연결되는 n개의 제2워드선 상기 제1워드선 및 제2워드선 각각에 연결되는 2n개의 프로그램된 메모리 셀 상기 2n개의 프로그램된 메모리 셀 각각이 연결되어 각각의 메모리 셀의 출력을 검증감지회로로 전달하는 비스턴 제1워드선에 전원전압(Vcc)을 제공하는 제1워드선 디코딩수단 제2워드선을 접지에 연결하는 제2디코딩수단을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제3도는 본 발명에 의한 비트선 시험회로의 회로도로 1은 검증감지회로를 나타낸다.
본 발명에 의한 프로그래머블 로직 소자에 대한 시험은 DC 시험단계, 프로그램과 검증을 통해 이루어지는 메모리 셀 시험단계, 비트선 시험단계 및 기능시험단계로 이루어진다.
본 발명에 의한 비트선 시험회로는 제3도에 도시한 바와 같이 n개의 워드선(W/L1 내지 W/Ln)을 통해 전원전압(Vcc)이 게이트로 인가되고 나머지 N개의 워드선(W/L n+1 내지 W/L 2n)을 통해 접지전압(Vss)이 게이트로 인가되고 상기한 2n개의 메모리 셀의 드레인은 비트선에 연결하고 P채널 MOSFET(MP1)는 전원에 소오스를 연결하고 드레인 및 게이트에 비트선을 연결하여 비트선을 프리차지 시키며 상기 비트선의 끝에 검증감지회로(1)를 연결하여 구성하였다.
사용자모드상태와 기능시험단계에서는 상기와 같이 2n개의 메모리 셀이 비트선에 있는 메모리 셀 어레이 상태일 때 n개의 메모리 셀에 전원전압(Vcc)이 걸리도록 되어 있으므로 비트선 시험단계에서도 상기와 같은 조건이 되도록 만들어 준다.
제4a도와 제4b도는 본 발명에 의한 비트선 시험회로의 워드선 디코더의 회로도로서 도면에서 2는 워드선 디코더, MA1 내지 MA9, MB1 내지 MB9, MAT0 내지 MAT7, MBT0 내지 MBT7, MATA 내지 MATH, MBTA 내지 MBTH는 MOSFET를 나타내고 Xen1, Xen2, Xdis1, Xdis2, HTB, HTBNXT0 내지 XT7은 제어신호를 각각 나타낸다.
메모리 셀 시험 및 비트선 시험은 핀입력으로 들어온 신호에 의해 발생된 제어신호(Xdis1,Xdis2,Xen1,Xen2,HTB,HTBN)들의 신호의 조합에 의하여 이루어진다. 아래 표 1은 제어신호(Xdis1,Xdis2,Xen1,Xen2,HTB,HTBN)의 상태를 나타낸다.
[표 1]
제4a도는 n개의 워드선에 전원(Vcc)을 가질 수 있는 A형의 디코딩 구조도로서 P채널 MOSFET(MA1)는 제어신호(Xen1)를 게이트 입력으로 하고 소오스는 전원(Vcc)에 연결하고, 상기 P채널 MOSFET(MA1)의 드레인에 드레인이 연결된 n채널 MOSFET(MA2)는 제어신호(Xdis1)를 게이트 입력으로 하고 상기 n채널 MOSFET(MA2)의 소오스에 드레인이 연결된 n채널 MOSFET(MA5)는 제어신호(HTB)를 게이트 입력으로 하고 상기 n채널 MOSFET(MA5)의 소오스에 워드선 디코더(2)를 연결하고, 전원에 소오스를 연결한 P채널 MOSFET(MA3)는 드레인을 상기 P채널 MOSFET(MA1)의 드레인에 연결하고 제어신호(Xdis1)를 게이트 입력으로 하고 상기 P채널 MOSFET(MA3)의 드레인에 드레인을 연결한 n채널 MOSFET(MA4)는 제어신호(Xen1)를 게이트 입력으로 하고 소오스를 접지하고 제어신호(HTBHTBN) 및 상기 MOSFET(MA1 내지 MA5)의 출력을 게이트 입력으로 하며 직렬 연결된 다수의 MOSFET(MA6 내지 MA9)의 작동에 따라 전원전압(Vcc)을 워드선(Word line)에 공급해 주도록 구성되어 있다.
제4b도는 나머지 n개의 워드선에 접지전압을 인가할 수 있는 B형의 디코딩 구조도로서 P채널 MOSFET(MB1)는 제어신호(Xen2)를 게이트 입력으로 하고 소오스는 전원(Vcc)에 연결하고, 상기 P채널 MOSFET(MB1)의 드레인에 드레인이 연결된 N채널 MOSFET(MB2)는 제어신호(Xdis2)를 게이트 입력으로 하고, 상기 n채널 MOSFET(MB2)의 소오스에 드레인이 연결된 n채널 MOSFET(MB5)는 제어신호(htb)를 게이트 입력으로 하고 상기 n채널 MOSFET(MB5)의 소오스에 워드선 디코더(2)를 연결하고, 전원에 소오스를 연결한 P채널 MOSFET(MA3)는 드레인을 상기 P채널 MOSFET(MB1)의 드레인에 연결하고 제어신호(Xdis2)를 게이트 입력으로 하고, 상기 P채널 MOSFET(MB3)의 드레인에 드레인을 연결한 n채널 MOSFET(MB4)는 제어신호(Xen2)를 게이트 입력으로 하고 소오스는 접지되고 제어신호(HTB, HTBN) 및 상기 MOSFET(MB1 내지 MB5)의 출력을 게이트 입력으로 하며 직렬 연결된 다수의 MOSFET(MB6 내지 MB9)의 작동에 따라 접지 전압을 워드선(Word line)에 인가해 주도록 구성되어 있다.
먼저 메모리 셀 시험단계에서 상기 표 1의 제어신호(Xen1,Xen2,Xdis1,Xdis2,HTB,HTBN)가 입력되면 MOSFET(MA1,MA2,MA5,MB1,MB2,MB5)가 턴온되고 MOSFET(MA3,MA4,MB3,MB4)가 턴 오프되고 이 상태에서 원하는 워드선 어드레스 입력을 인가하고 다시 비트선 디코더(도면에 도시하지 않았음)로 비트선을 선택한 후 프로그램과 검증을 한다. 이때 프로그램과 검출단계는 일반적인 EPROM의 프로그램과 검증단계의 순서와 같다.
아래 표 2 및 표 3은 메모리 셀 시험단계 및 비트선시험단계에서의 MOSFET들의 상태를 나타내고 있다.
[표 2]
[표 3]
상기 각 MOSFET(MA1 내지 MA5,MB1 내지 MB5)의 게이트에 상기 표 1에 제시한 비트선 시험의 경우에 해당하는 제어신호를 인가한다. 이 경우 제어신호(XT0 내지 XT7)은 Vcc, 제어신호(XTA 내지 XTH)는 접지 전압(Vss)에 연결된다. 이때 상기 표 2 및 표 3에 도시한 바와 같이 MOSFET(MA2,MA4,MA5,MB1,MB3,MB5)는 온되고 MOSFET(MA1,MA3,MB2,MB4)는 오프된다. 따라서 A형의 워드선디코더(제4 a도)에 연결된 n개의 워드선에는 모두 전원전압(Vcc)이 인가되고 B형의 워드선디코더(제4b도)에 연결된 나머지 n개의 워드선에는 접지전압(Vss)이 가해져 시험상태를 만족한다. 그러면 검증감지 회로에서 비트선 상태를 검출한다.
상기 과정용 전원전압(Vcc)을 변화시켜 가면서 반복하므로써 비트선의 전원전압마진을 검색해 본다.
상기와 같이 구성되는 본 발명은 테스트 모드(Test Mode)와 사용자 모드 사이의 메모리 셀 게이트 바이어스의 차이점으로 야기되는 문제에 대한 원인 분석의 문제점을 해결하였다. 즉 메모리 셀을 1개씩 검색해보고 곡 사용자모드 시험단계(기능시험단계)로 가는 종래의 방법과는 달리 본 발명은 비트선을 시험하는 하나의 단계를 더 첨가해 사용자 모드시의 메모리 셀응리 상태를 검색해 볼 수 있는 효과가 있다.

Claims (3)

  1. 자체의 저장정보 및 다수의 워드선을 통해 입력되는 입력신호에 의해 앤드로직을 구성하여 다수의 출력신호를 비트선을 통해 제공하는 메모리 셀로 어레이된 프로그래머블 메모리 어레이의 비트선 시험회로에 있어서 전원전압(Vcc)이 인가되는 n개의 제1워드선 접지(Vss)에 연결되는 N개의 제2워드선 상기 제1워드선 및 제2워드선 각각에 연결되는 2n개의 프로그램된 메모리 셀 상기 2n개의 프로그램된 메모리 셀 각각이 연결되어 각각의 메모리 셀의 출력을 검증감지회로로 전달하는 비트선 제1워드선에 전원전압(Vcc)을 제공하는 제1워드선 디코딩수단 제2워드선을 접지에 연결하는 제2디코딩수단을 포함하여 이루어지는 것을 특징으로 하는 프로그래머블 로직소자의 비트선 시험회로.
  2. 제 1항에 있어서, 상기 메모리 셀은 EPROM 트랜지스터(Erasable and Programmable Rdad OnlyMemory Transistror) 또는 EEPROM 트랜지스터(Eiectrically Erasable and Programmable Read Only Memory Transistro)로 구성되도록 한 것을 특징으로 하는 프로그래머블 로직소자의 비트선 시험회로.
  3. 제1항에 있어서, 상기 제1및 제2워드선 디코딩 수단은 제어신호(Xen1,Xen2)를 게이트 입력으로 하고 전원에 소오스가 연결된 P채널 MOSFET(MA1,MB1) 상기 P채널 MOSFET(MALMB1)의 드레인에 드레인이 연결되고 제어신호(Xdis1,Xdis2)의 제어를 받는 n채널 MOSFET(MA2,MA2) 상기 n채널 MOSFET(MA2,MB2)의 소오스에 드레인이 연결되고 제어신호(HTB)의 제어를 받는 n채널 MOSFET(MA5,MB5) 상기 n채널 MOSFET(MA5,MB5)의 소오스에 연결된 워드선 디코더(2) 상기 P채널 MOSFET(MA1,MB1)의 드레인에 드레인이 연결되고 전원에 소오스가 연결되고 제어신호(Xdis1,Xdis2)를 게이트 입력으로 하는 P채널 MOSFET(MA3,MB3) 상기 P채널 MOSFET(MA1,MB1)의 드레인에 드레인이 연결되고 제어신호(Xen1,Xen2)를 게이트 입력으로 하는 n채널 MOSFET(MA4,MB4) 상기 MOSFET(MA1 내지 MA4,MB1 내지 MB4)의 드레인에 게이트가 연결되고 상기 다수의 워드선에 드레인이 연결된 n채널 MOSFET(MA7,MB7)와 P채널 MOSFET(MA6,MB6) 상기 P채널 MOSFET(MA6,MB6)의 소오스에 드레인이 연결되고 제어신호(HTBN)를 게이트 입력으로 하고 전원에 소오스가 연결된 P채널 MOSFET(MA9,M9) 및 상기 n채널 MOSFET(MA7,MB7)의 소오스에 드레인이 연결되고 제어신호(HTB)를 게이트 입력으로 하는 n채널 MOSFET(MA8,MB8)로 구성되는 것을 특징으로 하는 프로그래머블 로직소자의 비트선 시험회로.
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