JP2687710B2 - 電源制御回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源制御回路に関し、特に、ディジタル集積
回路に対する電源制御回路に関する。
回路に対する電源制御回路に関する。
近年、ディジタル信号処理用半導体集積回路（以下、
ディジタル信号処理LSIと略称する）は、特に、CMOS（C
omplemental Metal Oxide Semiconductor）プロセスの
高速化、高集積化が進展し、また、ディジタル・メモリ
が容易に実現できるようになってきたことにより、例え
ば、TVおよびVTR等の、高速で多機能化が要求される民
生用の画像処理システムにおいて活用されている。
ディジタル信号処理LSIと略称する）は、特に、CMOS（C
omplemental Metal Oxide Semiconductor）プロセスの
高速化、高集積化が進展し、また、ディジタル・メモリ
が容易に実現できるようになってきたことにより、例え
ば、TVおよびVTR等の、高速で多機能化が要求される民
生用の画像処理システムにおいて活用されている。
第７図に示されるのは、上述の従来のディジタル信号
処理LSIの使用例を示しており、ディジタル処理の対象
として入力されるアナログ信号101、およびディジタル
処理されて出力されるアナログ信号102に対応して、電
源46、アナログ処理回路47、AD変換器48、ディジタル信
号処理LSI49、およびDA変換器50が接続されている。
処理LSIの使用例を示しており、ディジタル処理の対象
として入力されるアナログ信号101、およびディジタル
処理されて出力されるアナログ信号102に対応して、電
源46、アナログ処理回路47、AD変換器48、ディジタル信
号処理LSI49、およびDA変換器50が接続されている。
第７図において、アナログ信号101は、アナログ処理
回路47を介してAD変換器48に入力され、ディジタル信号
に変換された後、ディジタル信号処理LSI49に入力され
て所定のディジタル処理が行なわれる。ディジタル信号
処理LSI49の出力は、DA変換器50において、アナログ信
号102に復元されて出力される。例えば、VTR等における
民生用の画像信号処理の場合には、アナログ信号101と
して映像信号が入力され、ディジタル信号処理LSI49に
おいては、例えば、映像信号の一水平走査機関遅延メモ
リ（1Hメモリ）を用いた垂直方向の雑音除去等が行われ
る。なお、一般に、上述のように、画像処理をディジタ
ル信号処理を介して行う場合には、扱う画像信号の周波
数帯域が広いために、動作クロック周波数も高くなり、
例えばNTSC信号を処理する場合、色副搬送波（カラーサ
ブキャリア）周波数の４倍の14.3MHzが選択されてい
る。
回路47を介してAD変換器48に入力され、ディジタル信号
に変換された後、ディジタル信号処理LSI49に入力され
て所定のディジタル処理が行なわれる。ディジタル信号
処理LSI49の出力は、DA変換器50において、アナログ信
号102に復元されて出力される。例えば、VTR等における
民生用の画像信号処理の場合には、アナログ信号101と
して映像信号が入力され、ディジタル信号処理LSI49に
おいては、例えば、映像信号の一水平走査機関遅延メモ
リ（1Hメモリ）を用いた垂直方向の雑音除去等が行われ
る。なお、一般に、上述のように、画像処理をディジタ
ル信号処理を介して行う場合には、扱う画像信号の周波
数帯域が広いために、動作クロック周波数も高くなり、
例えばNTSC信号を処理する場合、色副搬送波（カラーサ
ブキャリア）周波数の４倍の14.3MHzが選択されてい
る。
この場合において、これらのアナログ信号処理回路4
7、AD変換器48、ディジタル信号処理LSI49およびDA変換
器50を含むディジタル処理集積回路に対する電源供給回
路としては、電源46により、それぞれに電源電圧が供給
されているのが一般である。
7、AD変換器48、ディジタル信号処理LSI49およびDA変換
器50を含むディジタル処理集積回路に対する電源供給回
路としては、電源46により、それぞれに電源電圧が供給
されているのが一般である。
上述したディジタル処理集積回路は、ディジタル信号
処理LSIの高速化・高密度化に伴ない、民生用画像信号
処理に応用される機会が増大しつつあり、最近において
は、高画質化の要求が高まる中で、扱う画像信号の周波
数帯域が更に拡大しつつあり、これに伴なって、動作ク
ロック周波数を高くして、より高速動作を行うことが求
められている。
処理LSIの高速化・高密度化に伴ない、民生用画像信号
処理に応用される機会が増大しつつあり、最近において
は、高画質化の要求が高まる中で、扱う画像信号の周波
数帯域が更に拡大しつつあり、これに伴なって、動作ク
ロック周波数を高くして、より高速動作を行うことが求
められている。
一般に、CMOSディジタル信号処理LSIの場合は、消費
電力上有利にとされているが、しかし、その場合におい
ても、高速動作に起因して消費電力が著しく増大する。
更に、高密度化が可能であるため、より多くの機能をデ
ィジタル信号処理LSIによって実現することが可能とな
るが、その分、素子数の増大を招き、且つ高速動作のた
めに消費電力の増大自体も問題となり、結果的には、必
要とされる素子数が制約されてしまい、所望の機能を実
現することができないという欠点がある。
電力上有利にとされているが、しかし、その場合におい
ても、高速動作に起因して消費電力が著しく増大する。
更に、高密度化が可能であるため、より多くの機能をデ
ィジタル信号処理LSIによって実現することが可能とな
るが、その分、素子数の増大を招き、且つ高速動作のた
めに消費電力の増大自体も問題となり、結果的には、必
要とされる素子数が制約されてしまい、所望の機能を実
現することができないという欠点がある。
本発明の電源制御回路は、半導体集積回路により構成
されるディジタル信号処理集積回路に電源を供給する電
源制御回路において、前記ディジタル信号処理集積回路
内の、少なくとも一部の消費電流を検出する電流検出手
段と、前記ディジタル信号処理集積回路内の、少なくと
も一部の回路の動作時における信号伝播状態に対応する
遅延量を検出する遅延量検出手段と、前記電流検出手段
から出力される電流検出出力に対応して生成される第１
の制御信号を介して、前記消費電流値が所定の基準値を
越えた場合に、前記ディジタル信号処理集積回路に供給
される電流電圧を抑制するように作用するとともに、前
記遅延理量検出手段から出力される遅延量検出出力に対
応して生成される第２の制御信号を介して、前記遅延量
の値が所定の基準値を越えた場合に、前記第１の制御信
号による供給電源電圧抑制作用を制限するように作用す
る電源電圧調整手段と、を備えることを特徴としてい
る。
されるディジタル信号処理集積回路に電源を供給する電
源制御回路において、前記ディジタル信号処理集積回路
内の、少なくとも一部の消費電流を検出する電流検出手
段と、前記ディジタル信号処理集積回路内の、少なくと
も一部の回路の動作時における信号伝播状態に対応する
遅延量を検出する遅延量検出手段と、前記電流検出手段
から出力される電流検出出力に対応して生成される第１
の制御信号を介して、前記消費電流値が所定の基準値を
越えた場合に、前記ディジタル信号処理集積回路に供給
される電流電圧を抑制するように作用するとともに、前
記遅延理量検出手段から出力される遅延量検出出力に対
応して生成される第２の制御信号を介して、前記遅延量
の値が所定の基準値を越えた場合に、前記第１の制御信
号による供給電源電圧抑制作用を制限するように作用す
る電源電圧調整手段と、を備えることを特徴としてい
る。
なお、前記記遅延量検出手段は、前記ディジタル信号
処理集積回路の内部に含めて構成してもよい。
処理集積回路の内部に含めて構成してもよい。
次に、本発明について図面を参照して説明する。第１
図は、本発明に関連する電圧制御回路を示すブロック図
である。第１図に示されるように、本電圧制御回路は、
アナログ処理回路13、AD変換器14、ディジタル信号処理
LSI15およびDA変換器16に対応して、電流検出回路１
と、制御回路２と、電源電圧調整回路３と、電源12とを
備えて構成される。
図は、本発明に関連する電圧制御回路を示すブロック図
である。第１図に示されるように、本電圧制御回路は、
アナログ処理回路13、AD変換器14、ディジタル信号処理
LSI15およびDA変換器16に対応して、電流検出回路１
と、制御回路２と、電源電圧調整回路３と、電源12とを
備えて構成される。
また、上記の電源電圧調整回路３は、第２図に構成図
が示されるように、電流検出回路１、制御回路２、電源
12およびディジタル信号処理LSI15に対応して、コンデ
ンサ4,5,10および11と、抵抗６および８と、可変インピ
ーダンス素子７と、トランジスタ９とが含まれて構成さ
れる。
が示されるように、電流検出回路１、制御回路２、電源
12およびディジタル信号処理LSI15に対応して、コンデ
ンサ4,5,10および11と、抵抗６および８と、可変インピ
ーダンス素子７と、トランジスタ９とが含まれて構成さ
れる。
第１図において、アナログ信号101の入力に対応し
て、アナログ処理回路13、AD変換器14、ディジタル信号
処理LSI15およびDA変換16を介して、ディジタル処理さ
れたアナログ信号102が出力される動作については、前
述の従来例の場合と同様である。しかしながら、本電圧
制御回路の場合においては、電流検出回路１、制御回路
２および電源電圧調整回路３が含まれており、ディジタ
ル信号処理LSI15に対する電源供給が、電源電圧調整回
路３を経由して行われているところに、本電圧制御回路
の従来例との相違点がある。
て、アナログ処理回路13、AD変換器14、ディジタル信号
処理LSI15およびDA変換16を介して、ディジタル処理さ
れたアナログ信号102が出力される動作については、前
述の従来例の場合と同様である。しかしながら、本電圧
制御回路の場合においては、電流検出回路１、制御回路
２および電源電圧調整回路３が含まれており、ディジタ
ル信号処理LSI15に対する電源供給が、電源電圧調整回
路３を経由して行われているところに、本電圧制御回路
の従来例との相違点がある。
ディジタル信号処理LSI15の動作時においては、少な
くとも、その一部の消費電流は、常時電流検出回路１に
おいて検出されている。この場合に、電流検出回路１に
おいて、ディジタル信号処理LSI15における前記一部の
消費電流値が、予め設定されている基準レベル値を越え
る場合には、所定の検出出力が発生される。この電流検
出回路１の検出出力は、制御回路２を介して電源電圧調
整回路３に入力される。電流電圧調整回路３において
は、制御回路２から入力される、前記検出出力に対応す
る制御信号により制御されて、電源12より供給される電
源電圧値が抑制され、電源12より入力される電源電圧よ
りも低電位の電圧がディジタル信号処理LSI15に供給さ
れるように制御される。
くとも、その一部の消費電流は、常時電流検出回路１に
おいて検出されている。この場合に、電流検出回路１に
おいて、ディジタル信号処理LSI15における前記一部の
消費電流値が、予め設定されている基準レベル値を越え
る場合には、所定の検出出力が発生される。この電流検
出回路１の検出出力は、制御回路２を介して電源電圧調
整回路３に入力される。電流電圧調整回路３において
は、制御回路２から入力される、前記検出出力に対応す
る制御信号により制御されて、電源12より供給される電
源電圧値が抑制され、電源12より入力される電源電圧よ
りも低電位の電圧がディジタル信号処理LSI15に供給さ
れるように制御される。
このような供給電源に対する電圧制御作用により、デ
ィジタル信号処理LSI15における消費電流を所定値以内
に収めることができ、消費電力の増大を防止することが
できる。なお、上記の供給電源制御作用により、ディジ
タル信号処理LSI15に供給される電源電力が変動するこ
とになるが、ディジタル信号処理に必要とされる高レベ
ルおよび低レベルの振幅、即ち、論理的振幅が所定レベ
ルに保持されていれば、動作上支障はない。
ィジタル信号処理LSI15における消費電流を所定値以内
に収めることができ、消費電力の増大を防止することが
できる。なお、上記の供給電源制御作用により、ディジ
タル信号処理LSI15に供給される電源電力が変動するこ
とになるが、ディジタル信号処理に必要とされる高レベ
ルおよび低レベルの振幅、即ち、論理的振幅が所定レベ
ルに保持されていれば、動作上支障はない。
第２図に示されるのは、上述のように、電源電圧調整
回路３の内部ブロック図の構成を表わしており、電流検
出回路１から出力される検出出力は制御回路２に入力さ
れ、制御回路２から出力される制御信号は可変インピー
ダンス素子７に入力される。可変インピーダンス素子７
においては、制御回路２より送られてくる制御信号によ
り、そのインピーダンスが変えられ、これにより、トラ
ンジスタ９のベースの電位が制御調整される。従って、
トランジスタ９のエミッタに接続されているディジタル
信号処理LSI15に対する電源12からの供給電源電圧は、
このトランジスタ９により、明らかに制御調整される。
なお、この可変インピーダンス素子７としては、例え
ば、電界効果トランジスタ（FET）を用いて、ゲート印
加電圧対ソース〜ドレイン間抵抗値の特性を利用しても
よい。
回路３の内部ブロック図の構成を表わしており、電流検
出回路１から出力される検出出力は制御回路２に入力さ
れ、制御回路２から出力される制御信号は可変インピー
ダンス素子７に入力される。可変インピーダンス素子７
においては、制御回路２より送られてくる制御信号によ
り、そのインピーダンスが変えられ、これにより、トラ
ンジスタ９のベースの電位が制御調整される。従って、
トランジスタ９のエミッタに接続されているディジタル
信号処理LSI15に対する電源12からの供給電源電圧は、
このトランジスタ９により、明らかに制御調整される。
なお、この可変インピーダンス素子７としては、例え
ば、電界効果トランジスタ（FET）を用いて、ゲート印
加電圧対ソース〜ドレイン間抵抗値の特性を利用しても
よい。
次に、本発明の第１の実施例について説明する。第３
図は本発明の第２の実施例を示すブロック図である。第
３図に示されるように、本実施例は、アナログ処理回路
28、AD変換器29およびDA変換器30に対応して、電流検出
回路17と、制御回路18および21と、電源電圧調整回路19
と、遅延量検出回路20と、内部に後述のクリティカルパ
ス回路23を含むディジタル信号処理LSI22と、電源27と
を備えて構成される。また、本実施例のディジタル信号
処理LSI22には、第４図に示されるように、インバータ2
4、NAND回路25,26等を含んで構成されるクリティカルパ
ス回路23が含まれている。
図は本発明の第２の実施例を示すブロック図である。第
３図に示されるように、本実施例は、アナログ処理回路
28、AD変換器29およびDA変換器30に対応して、電流検出
回路17と、制御回路18および21と、電源電圧調整回路19
と、遅延量検出回路20と、内部に後述のクリティカルパ
ス回路23を含むディジタル信号処理LSI22と、電源27と
を備えて構成される。また、本実施例のディジタル信号
処理LSI22には、第４図に示されるように、インバータ2
4、NAND回路25,26等を含んで構成されるクリティカルパ
ス回路23が含まれている。
第３図において、電流検出回路17および制御回路18の
動作については、前述の電圧制御回路の場合と同様で、
ディジタル信号処理LSI22における１部の消費電流値
が、予め設定されている基準レベル値を越える場合に
は、電流検出回路17における検出出力に対応する制御信
号により、電源27より供給される電源電圧よりも抵抗電
位の電圧がディジタル信号処理LSI22に供給されるよう
に制御される。
動作については、前述の電圧制御回路の場合と同様で、
ディジタル信号処理LSI22における１部の消費電流値
が、予め設定されている基準レベル値を越える場合に
は、電流検出回路17における検出出力に対応する制御信
号により、電源27より供給される電源電圧よりも抵抗電
位の電圧がディジタル信号処理LSI22に供給されるよう
に制御される。
他方、第４図に示されるように、ディジタル信号処理
LSI22の内部における遅延量情報取得手段として、高速
動作上、最も影響を受け易い回路として選択された、ク
リティカルパス回路23における入力端および出力端にお
ける信号が、それぞれ端子51および52を経由して遅延量
検出回路20に入力され、クリティカルパス回路23の入力
点〜出力点間の遅延量が検出され、この検出出力は制御
回路21に入力されるが、前記遅延量が予め設定されてい
る基準遅延量を越える場合には、当該検出出力に対応す
る制御信号が制御回路21より出力され、電源電圧調整回
路19に入力される。電源電圧調整回路19においては、制
御回路21からの制御信号が入力された場合には、制御回
路18から入力される制御信号を解除し、低消費電力化の
ための供給電源電力抑制作用を、ディジタル信号処理LS
I22の正常動作が維持できる範囲内において限定させる
ように作用する。この制御回路21による制御作用によ
り、ディジタル信号処理LSI22における誤動作が防止さ
れる。
LSI22の内部における遅延量情報取得手段として、高速
動作上、最も影響を受け易い回路として選択された、ク
リティカルパス回路23における入力端および出力端にお
ける信号が、それぞれ端子51および52を経由して遅延量
検出回路20に入力され、クリティカルパス回路23の入力
点〜出力点間の遅延量が検出され、この検出出力は制御
回路21に入力されるが、前記遅延量が予め設定されてい
る基準遅延量を越える場合には、当該検出出力に対応す
る制御信号が制御回路21より出力され、電源電圧調整回
路19に入力される。電源電圧調整回路19においては、制
御回路21からの制御信号が入力された場合には、制御回
路18から入力される制御信号を解除し、低消費電力化の
ための供給電源電力抑制作用を、ディジタル信号処理LS
I22の正常動作が維持できる範囲内において限定させる
ように作用する。この制御回路21による制御作用によ
り、ディジタル信号処理LSI22における誤動作が防止さ
れる。
即ち、制御回路18および21から電源電力調整回路19に
入力される二つの制御信号を介して、電源27からディジ
タル信号処理LSI22に供給される電源電圧が適宜に制御
抑制され、ディジタル信号処理LSI22における消費電力
の増大が未然に防止されるとともに、電源抑制による誤
動作も未然に防止され、その動作機能が正常に維持され
る。
入力される二つの制御信号を介して、電源27からディジ
タル信号処理LSI22に供給される電源電圧が適宜に制御
抑制され、ディジタル信号処理LSI22における消費電力
の増大が未然に防止されるとともに、電源抑制による誤
動作も未然に防止され、その動作機能が正常に維持され
る。
次に、本発明の第２の実施例について説明する。第５
図は、第２の実施例を示すブロック図である。第５図に
示されるように、本実施例は、アナログ処理回路43、AD
変換器44およびDA変換器45に対応して、電流検出回路31
と、制御回路32および34と、電源電圧調整回路33と、内
部に後述のクリティカルパス回路36および遅延量検出回
路40を含むディジタル信号処理LSI35と、電源42とを備
えて構成される。また、本実施例のディジタル信号処理
LSI35には、第６図に示されるように、インバータ37、N
AND回路38,39等を含んで構成されるクリティカルパス回
路36と、AND回路41を含む遅延量検出回路40が含まれて
いる。
図は、第２の実施例を示すブロック図である。第５図に
示されるように、本実施例は、アナログ処理回路43、AD
変換器44およびDA変換器45に対応して、電流検出回路31
と、制御回路32および34と、電源電圧調整回路33と、内
部に後述のクリティカルパス回路36および遅延量検出回
路40を含むディジタル信号処理LSI35と、電源42とを備
えて構成される。また、本実施例のディジタル信号処理
LSI35には、第６図に示されるように、インバータ37、N
AND回路38,39等を含んで構成されるクリティカルパス回
路36と、AND回路41を含む遅延量検出回路40が含まれて
いる。
第５図において、電流検出回路31、制御回路32および
34、および電源電圧調整回路33の動作については、前述
の第１の実施例の場合と同様である。本実施例の第１の
実施例との相違点は、第１の実施例における遅延量検出
回路20が、本実施例においては、第６図に示されるよう
に、遅延量検出回路40として、ディジタル信号処理LSI3
5の内部に含まれていることである。その他の動作につ
いては、前述の第１の実施例の場合と同様である。
34、および電源電圧調整回路33の動作については、前述
の第１の実施例の場合と同様である。本実施例の第１の
実施例との相違点は、第１の実施例における遅延量検出
回路20が、本実施例においては、第６図に示されるよう
に、遅延量検出回路40として、ディジタル信号処理LSI3
5の内部に含まれていることである。その他の動作につ
いては、前述の第１の実施例の場合と同様である。
即ち、遅延量検出による電源電圧調整回路33に対する
制御作用としては、本実施例においては、クリティカル
パス回路36における入出力をAND回路41に入力すること
により、クリティカルパス回路36の入力点〜出力点間の
遅延量がAND出力として得られる。この遅延量は、端子5
3を介して出力され、制御回路34に入力される。この方
法の場合には、AND回路41を含む遅延量検出回路40を、
ディジタル信号処理LSI35上において構成することがで
きるために、遅延量を出力するための端子が１個あれば
よく、ディジタル信号処理LSI35における端子数を低減
することができるという利点がある。なお、電流検出回
路31および制御回路32による電源電圧調整回路33に対す
る制御作用については、前述の電圧制御回路および第１
の実施例において説明したとうりである。
制御作用としては、本実施例においては、クリティカル
パス回路36における入出力をAND回路41に入力すること
により、クリティカルパス回路36の入力点〜出力点間の
遅延量がAND出力として得られる。この遅延量は、端子5
3を介して出力され、制御回路34に入力される。この方
法の場合には、AND回路41を含む遅延量検出回路40を、
ディジタル信号処理LSI35上において構成することがで
きるために、遅延量を出力するための端子が１個あれば
よく、ディジタル信号処理LSI35における端子数を低減
することができるという利点がある。なお、電流検出回
路31および制御回路32による電源電圧調整回路33に対す
る制御作用については、前述の電圧制御回路および第１
の実施例において説明したとうりである。
以上説明したように、本発明は、対象とするディジタ
ル信号処理LSI内部における消費電流ならびにクリティ
カルパス回路の遅延量を検出し、当該ディジタル信号処
理LSIに供給される電源電圧を適宜に制御調整すること
により、ディジタル信号処理LSIにおける消費電力の増
大を未然に防止することができるとともに、消費電力抑
制作用に制限を設けることにより、低消費電力化に伴な
う誤動作を未然に防止することができるという効果があ
る。
ル信号処理LSI内部における消費電流ならびにクリティ
カルパス回路の遅延量を検出し、当該ディジタル信号処
理LSIに供給される電源電圧を適宜に制御調整すること
により、ディジタル信号処理LSIにおける消費電力の増
大を未然に防止することができるとともに、消費電力抑
制作用に制限を設けることにより、低消費電力化に伴な
う誤動作を未然に防止することができるという効果があ
る。
第１図は本発明に関連する電圧制御回路のブロック図、
第２図は、前記電圧制御回路の部分ブロック図、第３図
は本発明の第１の実施例のブロック図、第４図は、前記
第１の実施例の部分ブロック図、第５図は本発明の第２
の実施例のブロック図、第６図は前記第２の実施例の部
分ブロック図、第７図は従来例のブロック図である。 図において、1,17,31……電流検出回路、2,18,21,32,34
…制御回路、3,19,33……電源電圧調整回路、4,5,10,11
……コンデンサ、6,8……抵抗、７……可変インピーダ
ンス素子、９……トランジスタ、12,27,42,46……電
源、13,28,43,47……アナログ処理回路、14,29,44,48…
…AD変換器、15,22,35,49……ディジタル信号処理LSI、
16,30,45,50……DA変換器、20,40……遅延量検出回路、
23,36……クリティカルパス回路、24,37……インバー
タ、25,26,38,39……NAND回路、41……AND回路。
第２図は、前記電圧制御回路の部分ブロック図、第３図
は本発明の第１の実施例のブロック図、第４図は、前記
第１の実施例の部分ブロック図、第５図は本発明の第２
の実施例のブロック図、第６図は前記第２の実施例の部
分ブロック図、第７図は従来例のブロック図である。 図において、1,17,31……電流検出回路、2,18,21,32,34
…制御回路、3,19,33……電源電圧調整回路、4,5,10,11
……コンデンサ、6,8……抵抗、７……可変インピーダ
ンス素子、９……トランジスタ、12,27,42,46……電
源、13,28,43,47……アナログ処理回路、14,29,44,48…
…AD変換器、15,22,35,49……ディジタル信号処理LSI、
16,30,45,50……DA変換器、20,40……遅延量検出回路、
23,36……クリティカルパス回路、24,37……インバー
タ、25,26,38,39……NAND回路、41……AND回路。
Claims (2)
- 【請求項１】半導体集積回路により構成されるディジタ
ル信号処理集積回路に電源を供給する電源制御回路にお
いて、 前記ディジタル信号処理集積回路内の、少なくとも一部
の消費電流を検出する電流検出手段と、 前記ディジタル信号処理集積回路内の、少なくとも一部
の回路の動作時における信号伝播状態に対応する遅延量
を検出する遅延量検出手段と、 前記電流検出手段から出力される電流検出出力に対応し
て生成される第１の制御信号を介して、前記消費電流値
が所定の基準値を越えた場合に、前記ディジタル信号処
理集積回路に供給される電源電圧を抑制するように作用
するとともに、前記遅延量検出手段から出力される遅延
量検出出力に対応して生成される第２の制御信号を介し
て、前記遅延量の値が所定の基準値を越えた場合に、前
記第１の制御信号による供給電源電圧抑制作用を制限す
るように作用する電源電圧調整手段と、 を備えることを特徴とする電源制御回路。 - 【請求項２】前記遅延量検出手段が、前記ディジタル信
号処理集積回路の内部に含まれて構成される請求項１記
載の電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286131A JP2687710B2 (ja) | 1990-10-24 | 1990-10-24 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286131A JP2687710B2 (ja) | 1990-10-24 | 1990-10-24 | 電源制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160519A JPH04160519A (ja) | 1992-06-03 |
| JP2687710B2 true JP2687710B2 (ja) | 1997-12-08 |
Family
ID=17700335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286131A Expired - Fee Related JP2687710B2 (ja) | 1990-10-24 | 1990-10-24 | 電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687710B2 (ja) |
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|---|---|---|---|---|
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| US7120804B2 (en) * | 2002-12-23 | 2006-10-10 | Intel Corporation | Method and apparatus for reducing power consumption through dynamic control of supply voltage and body bias including maintaining a substantially constant operating frequency |
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| JPH0232414A (ja) * | 1988-07-22 | 1990-02-02 | Nec Corp | 過電流制限回路 |
-
1990
- 1990-10-24 JP JP2286131A patent/JP2687710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04160519A (ja) | 1992-06-03 |
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