JPH0546791A - デイジタル信号処理集積回路 - Google Patents
デイジタル信号処理集積回路Info
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- JPH0546791A JPH0546791A JP3240487A JP24048791A JPH0546791A JP H0546791 A JPH0546791 A JP H0546791A JP 3240487 A JP3240487 A JP 3240487A JP 24048791 A JP24048791 A JP 24048791A JP H0546791 A JPH0546791 A JP H0546791A
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- circuit
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 低消費電力として、高速、多機能化に対応し
得るようにする。 【構成】 入力ディジタル信号が入力回路１に入力さ
れ、この入力回路１の出力はインタフェース回路２を介
してディジタル信号処理回路３に入力され、このディジ
タル信号処理回路３の出力はインタフェース回路４を介
して出力回路５に入力され、この出力回路５の出力が出
力ディジタル信号として取り出される。入力回路１、イ
ンタフェース回路２，４、及び出力回路５に対して電源
７より電源電圧Ｖ1を供給すると共に、ディジタル信号
処理回路３に対して電源８よりＶ2＜Ｖ1なる電源電圧Ｖ
2を供給する
得るようにする。 【構成】 入力ディジタル信号が入力回路１に入力さ
れ、この入力回路１の出力はインタフェース回路２を介
してディジタル信号処理回路３に入力され、このディジ
タル信号処理回路３の出力はインタフェース回路４を介
して出力回路５に入力され、この出力回路５の出力が出
力ディジタル信号として取り出される。入力回路１、イ
ンタフェース回路２，４、及び出力回路５に対して電源
７より電源電圧Ｖ1を供給すると共に、ディジタル信号
処理回路３に対して電源８よりＶ2＜Ｖ1なる電源電圧Ｖ
2を供給する
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理集
積回路に関し、特に電源電圧供給方法を改良したディジ
タル信号処理集積回路に関する。
積回路に関し、特に電源電圧供給方法を改良したディジ
タル信号処理集積回路に関する。
【０００２】
【従来の技術】近年、ディジタル信号処理用半導体集積
回路（以下、「ディジタル信号処理ＬＳＩ」と称する）
は、特にＣＭＯＳ（complementary metal oxide semico
nductor）プロセスの高速化、高集積化が進み、また、
ディジタルメモリが容易に実現できることから、例えば
ＴＶ（テレビジョン）、ＶＴＲ（ビデオテープレコー
ダ）等の民生用画像機器において、高速性及び多機能が
要求される画像信号処理に応用されている。
回路（以下、「ディジタル信号処理ＬＳＩ」と称する）
は、特にＣＭＯＳ（complementary metal oxide semico
nductor）プロセスの高速化、高集積化が進み、また、
ディジタルメモリが容易に実現できることから、例えば
ＴＶ（テレビジョン）、ＶＴＲ（ビデオテープレコー
ダ）等の民生用画像機器において、高速性及び多機能が
要求される画像信号処理に応用されている。
【０００３】図７は、ディジタル信号処理ＬＳＩの従来
の一例の構成を示す。図７に示すディジタル信号処理Ｌ
ＳＩ１６は、入力回路１、ディジタル信号処理回路３及
び出力回路５により構成されている。
の一例の構成を示す。図７に示すディジタル信号処理Ｌ
ＳＩ１６は、入力回路１、ディジタル信号処理回路３及
び出力回路５により構成されている。
【０００４】ディジタル信号処理ＬＳＩ１６には、処理
されるべき入力信号が端子群９より与えられる。この入
力信号は、入力回路１を介して、ディジタル信号処理回
路３に入力される。ディジタル信号処理回路３では、所
定のディジタル信号処理が行われ、処理された信号が、
出力回路５を介して端子群１２より出力される。例え
ば、ＶＴＲ等のような民生用画像機器における画像信号
処理の場合には、映像信号が入力され、ディジタル信号
処理回路３では、映像信号の１水平走査期間遅延メモリ
（１Ｈメモリ）を用いた垂直方向のノイズ除去等が行わ
れる。一般に画像信号処理をディジタル信号処理で行う
場合には、扱う画像信号の周波数帯域が広いため、動作
クロック周波数を高くする必要があり、例えばＮＴＳＣ
（NationalTelevision System Committee）信号を処理
する場合、色副搬送波（カラーサブキャリア）周波数の
４倍である１４．３ＭＨｚが選択される。なお、ディジ
タル信号処理ＬＳＩ１６には、端子３２を介して電源７
から電源電圧Ｖ1が供給されており、基準電位側は、端
子１３を介して接地（基準）電位点１５に接続されてい
る。入力回路１は、例えば入力バッファ回路より構成さ
れており、出力回路５は例えば出力バッファ回路より構
成されている。
されるべき入力信号が端子群９より与えられる。この入
力信号は、入力回路１を介して、ディジタル信号処理回
路３に入力される。ディジタル信号処理回路３では、所
定のディジタル信号処理が行われ、処理された信号が、
出力回路５を介して端子群１２より出力される。例え
ば、ＶＴＲ等のような民生用画像機器における画像信号
処理の場合には、映像信号が入力され、ディジタル信号
処理回路３では、映像信号の１水平走査期間遅延メモリ
（１Ｈメモリ）を用いた垂直方向のノイズ除去等が行わ
れる。一般に画像信号処理をディジタル信号処理で行う
場合には、扱う画像信号の周波数帯域が広いため、動作
クロック周波数を高くする必要があり、例えばＮＴＳＣ
（NationalTelevision System Committee）信号を処理
する場合、色副搬送波（カラーサブキャリア）周波数の
４倍である１４．３ＭＨｚが選択される。なお、ディジ
タル信号処理ＬＳＩ１６には、端子３２を介して電源７
から電源電圧Ｖ1が供給されており、基準電位側は、端
子１３を介して接地（基準）電位点１５に接続されてい
る。入力回路１は、例えば入力バッファ回路より構成さ
れており、出力回路５は例えば出力バッファ回路より構
成されている。
【０００５】
【発明が解決しようとする課題】上述のように、ディジ
タル信号処理ＬＳＩの高速化及び高密度化に伴い、民生
画像信号処理に応用される機会が増え、その上、最近は
高画質化の要求が高まっているため、扱う画像信号の周
波数帯域が更に広がる傾向がある。これに伴ってディジ
タル信号処理ＬＳＩの動作クロック周波数を高くし、よ
り一層高速動作を行わせる必要が生じている。一般にＣ
ＭＯＳを用いたディジタル信号処理ＬＳＩは、消費電力
上有利とされているが、この場合でも高速で動作させる
ために、消費電力が非常に大きくなる。更に、ＣＭＯＳ
ディジタル信号処理ＬＳＩは、高密度化が可能であるた
め、より多くの機能をディジタル信号処理ＬＳＩ上に実
現できるが、その分だけ素子数の増大及び高速動作のた
めの消費電力の増大が問題となる。このため１つのディ
ジタル信号処理ＬＳＩ上に集積できる素子数に制約が加
わり、その結果、所望とする機能を搭載することができ
ないという欠点があった。
タル信号処理ＬＳＩの高速化及び高密度化に伴い、民生
画像信号処理に応用される機会が増え、その上、最近は
高画質化の要求が高まっているため、扱う画像信号の周
波数帯域が更に広がる傾向がある。これに伴ってディジ
タル信号処理ＬＳＩの動作クロック周波数を高くし、よ
り一層高速動作を行わせる必要が生じている。一般にＣ
ＭＯＳを用いたディジタル信号処理ＬＳＩは、消費電力
上有利とされているが、この場合でも高速で動作させる
ために、消費電力が非常に大きくなる。更に、ＣＭＯＳ
ディジタル信号処理ＬＳＩは、高密度化が可能であるた
め、より多くの機能をディジタル信号処理ＬＳＩ上に実
現できるが、その分だけ素子数の増大及び高速動作のた
めの消費電力の増大が問題となる。このため１つのディ
ジタル信号処理ＬＳＩ上に集積できる素子数に制約が加
わり、その結果、所望とする機能を搭載することができ
ないという欠点があった。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、低消費電力で、高速化及び多機能化に対応
し得るディジタル信号処理ＬＳＩを提供することを目的
とする。
のであって、低消費電力で、高速化及び多機能化に対応
し得るディジタル信号処理ＬＳＩを提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明に係るディジタル
信号処理ＬＳＩは、入力ディジタル信号が入力処理手段
に入力され、この入力処理手段の出力は第１のインター
フェイス回路を介してディジタル信号処理手段に入力さ
れ、このディジタル信号処理手段の出力は第２のインタ
ーフェイス回路を介して出力処理手段に入力され、この
出力処理手段の出力が出力ディジタル信号として取り出
される半導体集積回路により構成されたディジタル信号
処理ＬＳＩにおいて、前記入力処理手段、前記第１、第
２のインターフェイス回路、及び前記出力処理手段に対
して第１の電源電圧供給手段より電源電圧Ｖ1を供給す
ると共に、前記ディジタル信号処理手段に対して第２の
電源電圧 供給手段よりＶ2＜Ｖ1なる電源電圧Ｖ2を供給
することを特徴とする。
信号処理ＬＳＩは、入力ディジタル信号が入力処理手段
に入力され、この入力処理手段の出力は第１のインター
フェイス回路を介してディジタル信号処理手段に入力さ
れ、このディジタル信号処理手段の出力は第２のインタ
ーフェイス回路を介して出力処理手段に入力され、この
出力処理手段の出力が出力ディジタル信号として取り出
される半導体集積回路により構成されたディジタル信号
処理ＬＳＩにおいて、前記入力処理手段、前記第１、第
２のインターフェイス回路、及び前記出力処理手段に対
して第１の電源電圧供給手段より電源電圧Ｖ1を供給す
ると共に、前記ディジタル信号処理手段に対して第２の
電源電圧 供給手段よりＶ2＜Ｖ1なる電源電圧Ｖ2を供給
することを特徴とする。
【０００８】
【作用】本発明のディジタル信号処理ＬＳＩにおいて
は、実質的なディジタル信号処理を行うディジタル信号
処理手段に対する供給電源電圧を、入出力処理手段より
も低くし、且つ入出力処理手段とディジタル信号処理手
段との間に論理振幅調整のためのインターフェイス回路
を設けているので、前段及び後段の回路の動作又は論理
振幅の影響を受けることなく、ディジタル信号処理ＬＳ
Ｉの消費電力を低減させることができる。
は、実質的なディジタル信号処理を行うディジタル信号
処理手段に対する供給電源電圧を、入出力処理手段より
も低くし、且つ入出力処理手段とディジタル信号処理手
段との間に論理振幅調整のためのインターフェイス回路
を設けているので、前段及び後段の回路の動作又は論理
振幅の影響を受けることなく、ディジタル信号処理ＬＳ
Ｉの消費電力を低減させることができる。
【０００９】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１０】図１は、本発明の第１の実施例に係るディ
ジタル信号処理ＬＳＩ６の構成を示す。図１において、
入力信号は端子群９を介して入力回路１に入力される。
入力回路１の出力は、インターフェイス回路２に入力さ
れる。インターフェイス回路２の出力は、ディジタル信
号処理回路３に入力され、所望のディジタル信号処理に
供される。前記ディジタル信号処理が行われたディジタ
ル信号処理回路３の出力は、インターフェイス回路４に
入力される。インターフェイス回路４の出力は出力回路
５に入力される。出力回路５の出力は端子群１２を介し
て出力信号として取り出される。入力回路１、インター
フェイス回路２，４、ディジタル信号処理回路３、及び
出力回路５は、ディジタル信号処理ＬＳＩ６を構成す
る。ディジタル信号処理ＬＳＩ６の入力回路１、インタ
ーフェイス回路２，４、及び出力回路５には、第１の電
源電圧供給手段である電源７よりＶ1なる電源電圧が端
子１０を介して供給され、ディジタル信号処理回路 ３
には、第２の電源電圧供給手段である電源８よりＶ2な
る電源電圧が端子１１を介して供給される。
ジタル信号処理ＬＳＩ６の構成を示す。図１において、
入力信号は端子群９を介して入力回路１に入力される。
入力回路１の出力は、インターフェイス回路２に入力さ
れる。インターフェイス回路２の出力は、ディジタル信
号処理回路３に入力され、所望のディジタル信号処理に
供される。前記ディジタル信号処理が行われたディジタ
ル信号処理回路３の出力は、インターフェイス回路４に
入力される。インターフェイス回路４の出力は出力回路
５に入力される。出力回路５の出力は端子群１２を介し
て出力信号として取り出される。入力回路１、インター
フェイス回路２，４、ディジタル信号処理回路３、及び
出力回路５は、ディジタル信号処理ＬＳＩ６を構成す
る。ディジタル信号処理ＬＳＩ６の入力回路１、インタ
ーフェイス回路２，４、及び出力回路５には、第１の電
源電圧供給手段である電源７よりＶ1なる電源電圧が端
子１０を介して供給され、ディジタル信号処理回路 ３
には、第２の電源電圧供給手段である電源８よりＶ2な
る電源電圧が端子１１を介して供給される。
【００１１】図１において、ディジタル信号処理ＬＳＩ
６では、そのディジタル信号処理のほとんどがディジタ
ル信号処理回路３において行われるため、ディジタル信
号処理ＬＳＩ６の動作時の消費電力は主としてディジタ
ル信号処理回路３の消費電力で決定される。
６では、そのディジタル信号処理のほとんどがディジタ
ル信号処理回路３において行われるため、ディジタル信
号処理ＬＳＩ６の動作時の消費電力は主としてディジタ
ル信号処理回路３の消費電力で決定される。
【００１２】本発明の特徴は、大半の機能を有するディ
ジタル信号処理回路部に対する供給電源電圧Ｖ2を、入
力回路、出力回路、及びインターフェイス回路部に対す
る供給電源電圧Ｖ1よりも低くすることにより、ディジ
タル信号処理ＬＳＩの消費電力を処理動作に影響を与え
ることなく低減させることにある。
ジタル信号処理回路部に対する供給電源電圧Ｖ2を、入
力回路、出力回路、及びインターフェイス回路部に対す
る供給電源電圧Ｖ1よりも低くすることにより、ディジ
タル信号処理ＬＳＩの消費電力を処理動作に影響を与え
ることなく低減させることにある。
【００１３】即ち、図１において、電源７と電源８の電
源電圧Ｖ1、Ｖ2に関し、次式が成り立つようにする。
源電圧Ｖ1、Ｖ2に関し、次式が成り立つようにする。
【００１４】
【数１】Ｖ1＞Ｖ2
【００１５】一般にディジタル信号処理回路の消費電力
Ｐは、貫通電流を除くと次式であらわされる。
Ｐは、貫通電流を除くと次式であらわされる。
【００１６】
【数２】Ｐ≒ｆ×Ｃ×Ｖ2
【００１７】但し、ｆは動作クロック周波数、Ｖは電源
電圧、そしてＣはトランジスタ負荷容量及び配線容量で
ある。
電圧、そしてＣはトランジスタ負荷容量及び配線容量で
ある。
【００１８】従って、図１の実施例及び図５の従来例に
おけるディジタル信号処理回路３を同一動作クロック周
波数ｆで動作させた場合の該当部の消費電力を夫々
Ｐ1、Ｐ5とすると、数式３及び４が得られる。
おけるディジタル信号処理回路３を同一動作クロック周
波数ｆで動作させた場合の該当部の消費電力を夫々
Ｐ1、Ｐ5とすると、数式３及び４が得られる。
【００１９】
【数３】Ｐ1≒ｆ×Ｃ×Ｖ2 2
【００２０】
【数４】Ｐ5≒ｆ×Ｃ×Ｖ1 2 数式１、３及び４より次式が得られる。
【００２１】
【数５】Ｐ1＜Ｐ5
【００２２】従って、図１の実施例により消費電力を低
減させることができる。この実施例において、ディジタ
ル信号処理回路３に対する電源電圧を低くするので、入
力信号に比べて論理振幅が小さくなる。このため、ディ
ジタル信号処理回路３の入力側にインターフェイス回路
２を設ける。
減させることができる。この実施例において、ディジタ
ル信号処理回路３に対する電源電圧を低くするので、入
力信号に比べて論理振幅が小さくなる。このため、ディ
ジタル信号処理回路３の入力側にインターフェイス回路
２を設ける。
【００２３】図２はインターフェイス回路２及び入力回
路１の具体的な構成の例を示す。図２において、入力回
路１は、入力バッファ回路１７で構成され、入力バッフ
ァ回路１７の出力は、データラッチ回路１８を介してリ
ミッタ回路１９に入力される。データラッチ回路１８と
リミッタ回路１９によりインターフェイス回路２が構成
されている。
路１の具体的な構成の例を示す。図２において、入力回
路１は、入力バッファ回路１７で構成され、入力バッフ
ァ回路１７の出力は、データラッチ回路１８を介してリ
ミッタ回路１９に入力される。データラッチ回路１８と
リミッタ回路１９によりインターフェイス回路２が構成
されている。
【００２４】例えば、入力信号の論理振幅が５Ｖであ
り、図１のディジタル信号処理回路３に対する電源電圧
Ｖ2を４Ｖとした場合５Ｖの論理振幅で入力された信号
をデータラッチ回路１８でラッチした後、リミッタ回路
１９にて４Ｖに論理振幅を制限して次段のディジタル信
号処理回路３に出力すれば、ディジタル信号処理回路３
での処理動作上、何等問題は生じない。
り、図１のディジタル信号処理回路３に対する電源電圧
Ｖ2を４Ｖとした場合５Ｖの論理振幅で入力された信号
をデータラッチ回路１８でラッチした後、リミッタ回路
１９にて４Ｖに論理振幅を制限して次段のディジタル信
号処理回路３に出力すれば、ディジタル信号処理回路３
での処理動作上、何等問題は生じない。
【００２５】一方、ディジタル信号処理ＬＳＩ６の出力
ディジタル信号が入力される後段（図示せず）の入力点
で必要となる論理振幅が例えば５Ｖである場合が考えら
れるため、ディジタル信号処理回路３の出力側にインタ
ーフェイス回路４を設ける。図３はインターフェイス回
路４及び出力回路５の具体的な構成の例を示す。図３に
おいて、インターフェイス回路４は、レベル変換回路２
０及びデータラッチ回路２１で構成されている。前段の
ディジタル信号処理回路３より、例えば４Ｖの論理振幅
で出力された場合、レベル変換回路２０にてディジタル
信号処理ＬＳＩ６の後段にて必要とされる論理振幅（例
えば５Ｖ）にレベル変換を行った後、データラッチ回路
２１を介して出力し、更に出力バッファ回路２２により
構成される出力回路５を介して出力する。
ディジタル信号が入力される後段（図示せず）の入力点
で必要となる論理振幅が例えば５Ｖである場合が考えら
れるため、ディジタル信号処理回路３の出力側にインタ
ーフェイス回路４を設ける。図３はインターフェイス回
路４及び出力回路５の具体的な構成の例を示す。図３に
おいて、インターフェイス回路４は、レベル変換回路２
０及びデータラッチ回路２１で構成されている。前段の
ディジタル信号処理回路３より、例えば４Ｖの論理振幅
で出力された場合、レベル変換回路２０にてディジタル
信号処理ＬＳＩ６の後段にて必要とされる論理振幅（例
えば５Ｖ）にレベル変換を行った後、データラッチ回路
２１を介して出力し、更に出力バッファ回路２２により
構成される出力回路５を介して出力する。
【００２６】このようにすれば、ディジタル信号処理回
路３に対する電源電圧を低くしたことに伴うディジタル
信号処理回路３での論理振幅レベルの低下が後段の諸回
路に影響することがない。
路３に対する電源電圧を低くしたことに伴うディジタル
信号処理回路３での論理振幅レベルの低下が後段の諸回
路に影響することがない。
【００２７】図４は、本発明の第２の実施例に係るディ
ジタル信号処理ＬＳＩの電源電圧供給手段に関する構成
を詳細に示す。図４において、図１に示された入力回路
１、インターフェイス回路２、４、及び出力回路５に対
して、電源７により電源電圧Ｖ1をそのまま供給すると
共に、ディジタル信号処理回路３に対しては、抵抗２９
、３０、可変抵抗３１、及びトランジスタ２３で構成
される電源電圧調整手段により、例えばＶ2（＜Ｖ1）な
る電圧値に降圧してから供給する。このような構成とす
ることにより、基準となる電源を共通にすることができ
る。なお、図４の回路においてはコンデンサ２４〜２８
が設けられている。
ジタル信号処理ＬＳＩの電源電圧供給手段に関する構成
を詳細に示す。図４において、図１に示された入力回路
１、インターフェイス回路２、４、及び出力回路５に対
して、電源７により電源電圧Ｖ1をそのまま供給すると
共に、ディジタル信号処理回路３に対しては、抵抗２９
、３０、可変抵抗３１、及びトランジスタ２３で構成
される電源電圧調整手段により、例えばＶ2（＜Ｖ1）な
る電圧値に降圧してから供給する。このような構成とす
ることにより、基準となる電源を共通にすることができ
る。なお、図４の回路においてはコンデンサ２４〜２８
が設けられている。
【００２８】図５は、本発明の第３の実施例に係るディ
ジタル信号処理ＬＳＩを示すブロック図である。図５に
おいて、ディジタル信号処理ＬＳＩ４２内には、ディジ
タル信号処理回路３に対する電源８からの電源電圧Ｖ2
の供給経路にスイッチ回路４１が設けられている。この
スイッチ回路４１自体の動作に必要な電源電圧Ｖ1は電
源７から供給されており、またスイッチ動作はＬＳＩ外
部から端子４３を介して与えられる制御信号により制御
される。
ジタル信号処理ＬＳＩを示すブロック図である。図５に
おいて、ディジタル信号処理ＬＳＩ４２内には、ディジ
タル信号処理回路３に対する電源８からの電源電圧Ｖ2
の供給経路にスイッチ回路４１が設けられている。この
スイッチ回路４１自体の動作に必要な電源電圧Ｖ1は電
源７から供給されており、またスイッチ動作はＬＳＩ外
部から端子４３を介して与えられる制御信号により制御
される。
【００２９】本実施例においては、スイッチ回路４１
は、例えば、ディジタル信号処理回路３に動作を行わせ
る場合に、端子４３からの制御信号によってスイッチが
導通状態になり、ディジタル信号処理回路３に動作をさ
せない場合は、同様に端子４３からの制御信号によって
スイッチが開放状態になるようにする。
は、例えば、ディジタル信号処理回路３に動作を行わせ
る場合に、端子４３からの制御信号によってスイッチが
導通状態になり、ディジタル信号処理回路３に動作をさ
せない場合は、同様に端子４３からの制御信号によって
スイッチが開放状態になるようにする。
【００３０】本実施例によれば、ディジタル信号処理回
路３に対して、ディジタル信号処理回路３に動作を行わ
せる場合にのみ電源電圧を供給させることができ、余分
な電力消費を防ぐことができる。
路３に対して、ディジタル信号処理回路３に動作を行わ
せる場合にのみ電源電圧を供給させることができ、余分
な電力消費を防ぐことができる。
【００３１】図６は本発明の第４の実施例に係るディジ
タル信号処理ＬＳＩを示すブロック図である。本実施例
は、第３の実施例をＶＴＲの信号処理ＬＳＩに適用した
ものである。図６において、ＶＴＲの信号処理をディジ
タル信号処理により行う場合、ほとんどの処理がディジ
タル信号処理ＬＳＩ４５内のディジタル信号処理回路４
７で行われる。しかし、通常ＶＴＲのような記録及び再
生動作を行う機器の場合、その信号処理が記録系と再生
系に大別され、記録時においては再生系信号処理回路は
動作を行わせる必要がなく、また同様に再生時において
は記録系信号処理回路は動作を行わせる必要がない。
タル信号処理ＬＳＩを示すブロック図である。本実施例
は、第３の実施例をＶＴＲの信号処理ＬＳＩに適用した
ものである。図６において、ＶＴＲの信号処理をディジ
タル信号処理により行う場合、ほとんどの処理がディジ
タル信号処理ＬＳＩ４５内のディジタル信号処理回路４
７で行われる。しかし、通常ＶＴＲのような記録及び再
生動作を行う機器の場合、その信号処理が記録系と再生
系に大別され、記録時においては再生系信号処理回路は
動作を行わせる必要がなく、また同様に再生時において
は記録系信号処理回路は動作を行わせる必要がない。
【００３２】そこで、本実施例においては、電源８とデ
ィジタル信号処理回路４７との間に図示したようなスイ
ッチ回路４４を設ける。即ち、電源８からの電源電圧
（Ｖ２）を端子１１を介してスイッチ回路４４の一入力
側に入力するように構成し、スイッチ回路４４の“Ｒ”
出力側にディジタル信号処理回路４７を構成する記録系
信号処理回路４８の電源電圧供給点を接続し、スイッチ
回路４４の“Ｐ”出力側にディジタル信号処理回路４７
を構成する再生系信号処理回路４９の電源電圧供給点を
接続する。記録系信号処理回路４８及び再生系信号処理
回路４９の基準電位側は端子１４を介して設置（基準）
電位点１５に接続されている。
ィジタル信号処理回路４７との間に図示したようなスイ
ッチ回路４４を設ける。即ち、電源８からの電源電圧
（Ｖ２）を端子１１を介してスイッチ回路４４の一入力
側に入力するように構成し、スイッチ回路４４の“Ｒ”
出力側にディジタル信号処理回路４７を構成する記録系
信号処理回路４８の電源電圧供給点を接続し、スイッチ
回路４４の“Ｐ”出力側にディジタル信号処理回路４７
を構成する再生系信号処理回路４９の電源電圧供給点を
接続する。記録系信号処理回路４８及び再生系信号処理
回路４９の基準電位側は端子１４を介して設置（基準）
電位点１５に接続されている。
【００３３】このように構成された本実施例回路におい
ては、ディジタル信号処理ＬＳＩ外部より端子４６を介
して、記録時にスイッチ回路４４が“Ｒ”側を選択し、
再生時に“Ｐ”側を選択するような制御信号を与える。
これにより、記録、再生各状態において、ディジタル信
号処理回路中の動作をさせる必要がある回路のみに選択
的に電源電圧を供給させることができるため、このよう
な状態において、不要な回路を動作させることによる電
力消費を防ぐことができる。
ては、ディジタル信号処理ＬＳＩ外部より端子４６を介
して、記録時にスイッチ回路４４が“Ｒ”側を選択し、
再生時に“Ｐ”側を選択するような制御信号を与える。
これにより、記録、再生各状態において、ディジタル信
号処理回路中の動作をさせる必要がある回路のみに選択
的に電源電圧を供給させることができるため、このよう
な状態において、不要な回路を動作させることによる電
力消費を防ぐことができる。
【００３４】
【発明の効果】以上述べたように、本発明によれば、デ
ィジタル信号処理ＬＳＩにおいて、ディジタル信号処理
の大部分を行うディジタル信号処理手段に対する供給電
源電圧を、入出力処理手段よりも低くし、且つ入出力処
理手段とディジタル信号処理手段との間に論理振幅調整
のためのインターフェイス回路を設けることにより、前
段及び後段の回路の動作又は論理振幅に影響されること
なく、消費電力を効果的に低減させることができ、高
速、多機能化が要求される画像信号処理用としても適す
るディジタル信号処理ＬＳＩを提供することができる。
また、ディジタル信号処理回路部に対する電源電圧供給
を選択的に行うことにより余分な電力消費を抑えること
ができる。
ィジタル信号処理ＬＳＩにおいて、ディジタル信号処理
の大部分を行うディジタル信号処理手段に対する供給電
源電圧を、入出力処理手段よりも低くし、且つ入出力処
理手段とディジタル信号処理手段との間に論理振幅調整
のためのインターフェイス回路を設けることにより、前
段及び後段の回路の動作又は論理振幅に影響されること
なく、消費電力を効果的に低減させることができ、高
速、多機能化が要求される画像信号処理用としても適す
るディジタル信号処理ＬＳＩを提供することができる。
また、ディジタル信号処理回路部に対する電源電圧供給
を選択的に行うことにより余分な電力消費を抑えること
ができる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】図１の実施例における入力回路１及びインター
フェイス回路２の具体的な構成を示すブロック図であ
る。
フェイス回路２の具体的な構成を示すブロック図であ
る。
【図３】図１の実施例におけるインターフェイス回路４
及び出力回路の具体的な構成を示すブロック図である。
及び出力回路の具体的な構成を示すブロック図である。
【図４】本発明の第２の実施例における電源電圧供給手
段の詳細な構成を示す回路構成図である。
段の詳細な構成を示す回路構成図である。
【図５】本発明の第３の実施例の構成を示すブロック図
である。
である。
【図６】本発明の第４の実施例の構成を示すブロック図
である。
である。
【図７】従来のディジタル信号処理ＬＳＩの一例の構成
を示すブロック図である。
を示すブロック図である。
１；入力回路 ２，４；インターフェイス回路 ３，４７；ディジタル信号処理回路 ５；出力回路 ６，１６，４２，４５；ディジタル信号処理ＬＳＩ ７，８；電源 ９〜１４，３２，４３，４６；端子 １５；基準電位点 １７；入力バッファ回路 １８，２１；データラッチ回路 １９；リミッタ回路 ２０；レベル変換回路 ２２；出力バッファ回路 ２３；トランジスタ ２４〜２８；コンデンサ ２９，３０；抵抗 ３１；可変抵抗 ４１，４４；スイッチ回路 ４８；記録系信号処理回路 ４９；再生系信号処理回路
Claims (4)
- 【請求項１】 入力ディジタル信号が入力処理手段に入
力され、この入力処理手段の出力は第１のインターフェ
イス回路を介してディジタル信号処理手段に入力され、
このディジタル信号処理手段の出力は第２のインターフ
ェイス回路を介して出力処理手段に入力され、この出力
処理手段の出力が出力ディジタル信号として取り出され
る半導体集積回路により構成されたディジタル信号処理
集積回路において、前記入力処理手段、前記第１、第２
のインターフェイス回路、及び前記出力処理手段に対し
て第１の電源電圧供給手段より電源電圧Ｖ1を供給する
と共に 、前記ディジタル信号処理手段に対して第２の
電源電圧供給手段よりＶ2＜Ｖ1なる電源電圧Ｖ2を供給
することを特徴とするディジタル信号処理集積回路。 - 【請求項２】 前記第２の電源電圧供給手段は、前記第
１の電源電圧供給手段の出力電圧を降圧する降圧手段を
含むことを特徴とする請求項１に記載のディジタル信号
処理集積回路。 - 【請求項３】 前記入力処理手段は、少なくとも入力バ
ッファ手段を含み、前記出力処理手段は、少なくとも出
力バッファ手段を含むと共に、前記第１のインターフェ
イス回路は、第１のデータラッチ回路とリミッタ回路と
を具備し、前記第２のインターフェイス回路は、レベル
変換回路と第２のデータラッチ回路とを具備することを
特徴とする請求項１又は２に記載のディジタル信号処理
集積回路。 - 【請求項４】 前記第１の電源電圧供給手段から動作電
圧が供給され、前記第２の電源電圧供給手段の電源電圧
の前記ディジタル信号処理手段への供給を、その少なく
とも一部に対し、外部から入力された制御信号により選
択的に遮断するスイッチ手段を有することを特徴とする
請求項１乃至３のいずれか１項に記載のディジタル信号
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240487A JPH0546791A (ja) | 1990-12-29 | 1991-08-27 | デイジタル信号処理集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41720390 | 1990-12-29 | ||
| JP2-417203 | 1990-12-29 | ||
| JP3240487A JPH0546791A (ja) | 1990-12-29 | 1991-08-27 | デイジタル信号処理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546791A true JPH0546791A (ja) | 1993-02-26 |
Family
ID=26534746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240487A Pending JPH0546791A (ja) | 1990-12-29 | 1991-08-27 | デイジタル信号処理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546791A (ja) |
-
1991
- 1991-08-27 JP JP3240487A patent/JPH0546791A/ja active Pending
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