JPH06350431A

JPH06350431A - スリープ・モードおよびバス保持機能を有する入力バッファ回路

Info

Publication number: JPH06350431A
Application number: JP6110181A
Authority: JP
Inventors: Carlos D Obregon; カルロス・ディー・オブリゴン; Michael A Wells; マイケル・エイ・ウェルズ; Eric D Neely; エリック・ディー・ニーリー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-04-30
Filing date: 1994-04-27
Publication date: 1994-12-22
Also published as: US5432462A; EP0622903A3; SG46285A1; EP0622903A2

Abstract

(57)【要約】（修正有）【目的】ＴＴＬ入力信号で動作して、静止および非静
止電力散逸が低く、スリープ・モードおよびバス保持機
能で動作する能力を有する回路を提供する。【構成】スリープ・モードとバス保持機能を有する入
力バッファ回路１０の入力部１１は、バッファ回路１０
の供給電圧よりも低い動作電圧から動作されて、それに
より静止電力散逸を最小限に抑える。スリープ・モード
回路構成１５，３６，３８は、入力信号をバッファ回路
の残りの部分から効果的に分離して、それにより非静止
電力散逸を最小限に抑えるために含まれる。バス保持回
路構成４０は、入力信号が除去されたときに入力バッフ
ァ回路の出力に現れる論理状態を保持して、それにより
静止電力散逸を削減するために含まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に電気回路に関
し、さらに詳しくは、スリープ・モードとバス保持とを
有して、低い静止および非静止電力散逸を提供する新規
の入力バッファに関する。

【０００２】

【従来の技術】従来、トランジスタ間論理（ＴＴＬ：tr
ansistor-transistor logic ）電圧レベルを受け入れる
ことのできる相補型金属酸化膜半導体（ＣＭＯＳ：comp
lementary metal oxide semiconductor ）回路を設ける
ために、種々の回路構造が利用されてきた。半導体産業
は、ＣＭＯＳとバイポーラとを組み合わせて、ＴＴＬ互
換入力を有するＢＩＣＭＯＳ回路を形成することも行っ
た。このような従来の回路の、全部ではなくとも、大半
がもつ大きな欠点の１つは、回路の入力段により散逸さ
れる電力の量である。ＴＴＬ信号の電圧値は一般に、大
きな範囲で可変して、従来の回路の入力トランジスタを
動作不能にするには不充分なレベルまで下がることが多
い。これが起こると、余剰の電力が漏洩電流の形で散逸
されて、これらの入力トランジスタに流れる。

【０００３】入力段の静止電力散逸を最小限に抑えるた
めの努力が行われてきた。たとえば、回路の入力トラン
ジスタの動作電位を下げて、回路の出力において電圧レ
ベルを回復させる回路は、１９９４年１月４日に出願さ
れた米国特許第５，２７６，３６２号に充分に説明され
ている。この回路は、静止電力散逸を最小限にするが、
非静止電力散逸を最小限にはせず、スリープ・モードも
バス保持機能も持たない。

【０００４】

【発明が解決しようとする課題】従って、ＴＴＬ入力信
号で動作して、静止および非静止電力散逸が低く、スリ
ープ・モードおよびバス保持機能で動作する能力を有す
る回路を提供することが望ましい。

【０００５】

【実施例】図１には、スリープ・モードおよびバス保持
回路構成が内蔵される入力バッファ回路１０が図示され
る。回路１０は、端子１６に現れるＴＴＬレベル信号
を、回路構成１０の出力３３においてＣＭＯＳレベル信
号に変換する。回路１０には、入力回路１１とレベル・
シフタ１８も含まれ、このレベル・シフタ１８は、たと
えばショットキー・ダイオードでもよい。レベル・シフ
タ１８を改造または削除して、回路１０を利用してＴＴ
Ｌ以外の入力信号を受け取ることもできる点に注目され
たい。

【０００６】入力回路１１は、１対の相補型金属酸化膜
半導体（ＣＭＯＳ）トランジスタ１２，１７を有し、こ
れらはそのドレーン電極を、伝送ゲート１５を介して共
に結合させており、伝送ゲート１５が導電状態にあると
きには、トランジスタ１２，１７はインバータとして機
能する。特に、ＴＴＬ信号は、回路１０の入力１６と、
各トランジスタ１２，１７のゲートとの間の接続部を通
じて、トランジスタ１２，１７に送られる。トランジス
タ１２はまた、電圧復帰端子または電圧復帰１４に接続
されるソースと、プルアップ・ノード１３と伝送ゲート
１５の両方に接続されるドレーンとを有する。トランジ
スタ１７のソースは、シフタ手段またはレベル・シフタ
１８の出力に接続されて、入力回路１１に動作電圧を与
える。トランジスタ１７のドレーンは、伝送ゲート１５
に結合される。

【０００７】シフタ１８は、シフタ１８の入力と回路１
０の電圧供給端子または電圧供給源１９との間の接続部
を通じて動作電圧を得る。

【０００８】伝送ゲート１５は、トランジスタ２１，２
３を有し、これらのトランジスタはそれぞれ端子２０，
２２に結合されるゲート電極を有し、これらの端子に制
御信号ＦＱＢ，ＦＱが印加される。トランジスタ２１の
ソースと、トランジスタ２３のドレーンは、両方ともト
ランジスタ１７のドレーンに結合される。同様に、トラ
ンジスタ２３のソースと、トランジスタ２１のドレーン
は、両方ともトランジスタ１２のドレーンに結合され
る。制御信号ＦＱが高論理状態にあり、制御信号ＦＱＢ
が低論理状態にあるときには、伝送ゲート１５は動作状
態になり、基本的にはトランジスタ１７のドレーンに結
合され、トランジスタ１２のドレーンに結合されること
がわかっている。さらに、以下の説明は、伝送ゲート１
５が動作状態になることを前提としている。

【０００９】入力回路１１で低い静止電力散逸を得るに
は、高レベルのＴＴＬ信号が入力１６に印加されたとき
にトランジスタ１７が動作不能のままになることが重要
である。高レベルのＴＴＬ信号は、２．４ボルトほどの
低い電圧を有するので、トランジスタ１７はこのような
印加電圧においては動作不能のままにならざるを得な
い。トランジスタ１７を完全に動作不能にするには、ト
ランジスタ１７の閾値電圧を、高レベルのＴＴＬ信号の
電圧から動作電圧を減じたものよりも大きくしなければ
ならない。この条件により、静止電力散逸を最小限にす
る高レベルまたは上位レベルの閾値電圧をもつ回路１１
が得られる。動作電圧が大きすぎる場合には、トランジ
スタ１７は多少動作可能になり、漏洩電流経路となっ
て、それが静止電力散逸を増大する。レベル・シフタ１
８は、このような動作電圧を回路１１に与える。望まし
い動作電圧は、供給源１９からレベル・シフタ１８への
電圧の一部を下げて、所定の電圧降下をもたらし、入力
回路１１に関してより低い動作電圧を与えることによっ
て得られる。

【００１０】このようなより低い動作電圧が入力回路１
１に印加される結果、高レベルのＴＴＬ信号が入力１６
に印加されると、トランジスタ１７は完全に動作不能に
なり、それによってトランジスタ１７を通る漏洩電流の
流れが実質的になくなる。その結果、回路１１内の静止
電力散逸が最小限になる。

【００１１】低レベルＴＴＬ信号が入力１６に印加され
ると、トランジスタ１２は動作不能になり、トランジス
タ１７は動作可能になって、それにより動作電圧がノー
ド１３に結合される。動作電圧値は、回路１０内の高レ
ベル信号の通常の電圧値−−これを以下高と呼ぶ−−よ
りも低いので、回復手段または回復回路２４が設けられ
て、ノード１３の電圧レベルを通常の高の電圧まで回復
させる手段として機能する。さらに回復回路２４は、上
位の出力トランジスタ３１を動作可能にするために用い
られる出力も有する。回復回路２４は、ノード１３に印
加された低下される高レベル電圧に応答して、その後で
ノード１３に印加された電圧を高の電圧まで上げる種々
の構造を持つことができる。

【００１２】好適な実施例においては、回復回路２４に
は、帰還トランジスタ２８と、インバータに接続された
トランジスタ２６，２７とが含まれる。プルアップ・ノ
ード１３は、トランジスタ２８のドレーンと、各トラン
ジスタ２６，２７のゲートとに接続される。また、トラ
ンジスタ２６は復帰端子１４に接続されるソースと、回
路２４の出力とトランジスタ２８のゲートとに接続され
るドレーンとを有する。トランジスタ２７は、トランジ
スタ２６のドレーンに接続されるドレーンと、電圧源１
９とトランジスタ２８のソースの両方に接続されるソー
スとを有する。トランジスタ１７が動作電圧からトラン
ジスタ１７の電圧降下を減じたものをノード１３に印加
すると、トランジスタ２６が動作可能になり、トランジ
スタ２８のゲートを復帰端子１４に結合させて、それに
よりトランジスタ２８を動作可能にし、電圧源１９をノ
ード１３に結合させる。トランジスタ１７がトランジス
タ２６を動作可能にするためには、トランジスタ１７に
より供給される低下された電圧値において、回路２４の
出力を低にするための充分なゲインを持つトランジスタ
２６を提供するチャンネル幅比で、トランジスタ２６，
２７を形成する。この好適な実施例においては、トラン
ジスタ２７，２６は１：４のチャンネル比を持つ。

【００１３】トランジスタ２８が動作可能になると、回
路２４はラッチを形成し、これがトランジスタ２８を動
作可能にする。トランジスタ２８を動作不能にできるよ
うにするには、トランジスタ２８を、トランジスタ２８
が動作可能になっている間、トランジスタ１２がノード
１３を低にすることができるように形成する。その結
果、トランジスタ１２がノード１３に低を印加すると、
トランジスタ２６が動作不能になり、トランジスタ２７
が動作可能になって、それによりトランジスタ２８は動
作不能になる。

【００１４】回路２４の出力とトランジスタ３１のゲー
トとの間の接続に加えて、トランジスタ３１は、電圧源
１９に接続されるソースと、回路１０の出力端子または
出力３３に接続されるドレーンとを有する。

【００１５】より低い出力トランジスタ３２は、復帰端
子１４に接続されるソースと、出力３３に接続されるド
レーンとを有する。出力３３上で迅速に高から低への遷
移を行うために、トランジスタ３２はゲートを入力１６
に接続させ、それにより回路１０の内部遅延段を迂回し
ている。回路１０は、バイポーラ電流源トランジスタ２
９をもつ出力３３上での低から高への遷移中に高駆動電
流をもたらす。トランジスタ２９は、出力３３に接続さ
れるエミッタと、電圧源１９に接続されるコレクタと、
ノード１３に接続されるベースとを有する。低レベルＴ
ＴＬ信号が入力１６に印加されると、トランジスタ１７
は、動作電圧をノード１３に印加し、それによってトラ
ンジスタ２９を動作可能にし、このとき回路２４の出力
によりトランジスタ３１が動作可能になる。トランジス
タ２９，３１が動作可能になると、出力３３の電圧は、
トランジスタ２９を動作不能にする所定の値になるまで
上がる。好適な実施例においては、この所定の値は、電
圧源１９に印加された電圧からトランジスタ２９のベー
ス−エミッタ電圧（Ｖ_BE）を減じたものに近い値とな
る。トランジスタ２９が動作不能になった後は、トラン
ジスタ３１は動作可能のままになる。その結果、トラン
ジスタ２９は出力３３の低から高への遷移中に高い電流
駆動をもたらすが、その後で動作不能になり、それによ
って静止電力を散逸させない。この低電力高電流機能に
より、従来の回路に較べ大きな利点が得られる。

【００１６】さらに、トランジスタ２９，３１は、互い
に温度補償を行い、一方の相互コンダクタンスが上がる
と、もう一方の相互コンダクタンスが下がる。たとえ
ば、昇温すると、トランジスタ２９の相互コンダクタン
スは上がるが、トランジスタ３１の相互コンダクタンス
は下がる。そのため、低から高への遷移中に出力３３に
印加される電流量は、温度に関して実質的に一定であ
る。

【００１７】スリープ・モードに入りたい場合には、伝
送ゲート１５は制御信号ＦＱ，ＦＱＢを介して非動作状
態となり、このとき制御信号ＦＱは、低論理状態に切り
替えられて、トランジスタ２３を動作不能にし、ＦＱＢ
は高論理状態に切り替えられて、トランジスタ２１を動
作不能にする。伝送ゲート１５が動作不能になるので、
トランジスタ１７はトランジスタ１２，２９および回復
回路２４から完全に切り離されて、結果として非静止電
力散逸は実質的にゼロになる。さらに制御信号ＦＱＢ
は、スリープ・モード中には高論理状態になるので、ト
ランジスタ３６，３８が動作状態になり、このとき出力
端子３３に現れる電圧は、トランジスタ３８を介して低
論理電圧に保持される。特に、トランジスタ３６は、ト
ランジスタ２９のベースに結合されるドレーンを有し、
トランジスタ３８はトランジスタ２９のエミッタに結合
されるドレーンを有する。さらに、トランジスタ３６，
３８のソースは、復帰端子１４に結合される。また、ト
ランジスタ３６，３８のゲートは、端子２０に結合され
て、信号ＦＱＢを受け取る。このように、スリープ・モ
ードの機能により、端子１６に現れる入力信号は、回路
１０内に非静止電力散逸を起こさずに切り替わるが、こ
れは、伝送ゲート１５を動作不能にすることによって、
入力信号がプルアップ・ノード１３と、回路１０の残り
の部分とから有効に分離されるためである。さらに、信
号ＦＱ，ＦＱＢは、外部ピン，リセット信号の電源また
は相補出力イネーブル信号から生成することができるこ
とを理解されたい。

【００１８】まとめると、入力バッファ回路１０には、
スリープ・モード機能が含まれ、この機能は伝送ゲート
１５と、制御信号ＦＱ，ＦＱＢに応答してプルアップ・
ノード１３から端子１６に現れる入力信号および回路１
０の残りの部分を動作不能にするトランジスタ３６，３
８とによって構成される。

【００１９】入力バッファ回路１０にはまた、バス保持
機能を行うバス保持回路４０も含まれ、この機能は上記
のスリープ・モード機能と互換性を持つ。バス保持回路
４０は、制御信号ＦＱ，ＯＥ（出力イネーブル信号）に
応答し、電源端子１９に結合される。バス保持回路４０
は、出力端子３３に結合されて、入力端子１６で出力を
設ける。

【００２０】簡単に述べると、バス保持回路４０は、信
号ＦＱ，ＯＥを介して動作可能になると、たとえば端子
１６に印加された入力信号が除去されるとき、端子１６
に現れる論理状態を保持する役割を果たす。これは、バ
ス保持回路４０を利用して出力端子３３に現れる論理状
態の反転を、入力端子１６に供給することにより行わ
れ、回路１０は次に、端子１６から端子３３に対して入
力回路１１を介して追加の反転を与える。このように、
バス保持回路４０は、端子１６に現れる入力信号が除去
されると、端子１６に現れる論理状態を保持するように
働く。これにより、端子１６に現れる電圧がドリフトし
て静止電力散逸を起こすことがなくなる。さらに、制御
信号ＦＱまたはＯＥを利用してバス保持回路４０を動作
不能にすることができることがわかっている。

【００２１】図２には、バス保持回路４０の実施例を示
す、より詳細な概略図が示される。図２に図示される部
品であって、図１に図示されるものと同一のものは、同
じ参照番号で識別される。

【００２２】バス保持回路４０には、端子２２に結合さ
れて制御信号ＦＱを受信する第１入力と、端子４１に結
合されて信号ＯＥを受信する第２入力とを有するＮＡＮ
Ｄゲート４２が含まれる。ＮＡＮＤゲート４２の出力
は、出力トランジスタ４４のゲート電極に結合される。
トランジスタ４４のソース電極は、ショットキー・ダイ
オード４６を通じて端子１９に結合される。トランジス
タ４４のドレーン電極は、トランジスタ４８のソース電
極に結合され、このトランジスタ４８は、トランジスタ
５０のドレーン電極と端子１６とに結合されるドレーン
電極を有する。

【００２３】トランジスタ４８，５０のゲート電極は、
インバータ５２の入力と、バス保持回路４０の入力とを
表すが、これらは端子３３に結合されている。同様に、
トランジスタ４８，５０の共通ドレーンは共に結合され
て、バス保持回路４０の出力およびインバータ５２の出
力を表す。さらに、トランジスタ５０のソース電極は、
トランジスタ５４のドレーン電極に結合され、トランジ
スタ５４は、端子１４に結合されるソース電極を有す
る。

【００２４】ＮＡＮＤゲート４２の出力は、インバータ
５６の入力に結合され、インバータ５６はトランジスタ
５４のゲート電極に結合される出力を有する。

【００２５】インバータ５６には、トランジスタ５８，
６０が含まれ、これらのトランジスタはそれぞれＮＡＮ
Ｄゲート４２の出力に結合される共通ゲート電極と、ト
ランジスタ５４のゲート電極に結合される共通ドレーン
電極とを有する。トランジスタ５８のソース電極は端子
１９に結合され、トランジスタ６０のソース電極は端子
１４に結合される。

【００２６】ＮＡＮＤゲート４２には、端子４１とトラ
ンジスタ６４のゲート電極とに結合されるゲート電極を
有するトランジスタ６２が含まれる。トランジスタ６
２，６４，６６のドレーン電極はすべて、ＮＡＮＤゲー
ト４２の出力に結合される。トランジスタ６２，６６の
ソース電極は端子１９に結合され、トランジスタ６６の
ゲート電極は端子２２に結合される。トランジスタ６４
のソース電極はトランジスタ６８のドレーン電極に結合
され、トランジスタ６８は端子１４に結合されるソース
電極を有する。トランジスタ６８のゲート電極は、端子
２２に結合される。

【００２７】トランジスタ４４，４８の基板は、ショッ
トキー・ダイオード４６を通じて端子１９に結合され、
それによって端子１６に現れる電圧から端子１９に現れ
る電圧を減じた差（Ｖ₁₆−Ｖ₁₉）がベース−エミッタ電
圧（Ｖ_BE）よりも大きい場合にトランジスタ４８内で起
こる寄生ダイオードにより起こる負荷を小さくする。

【００２８】動作中は、ＮＡＮＤゲート４２の出力が低
論理であると、バス保持回路４０は動作状態になる。特
に、出力トランジスタ４４，４５が動作状態となり、端
子３３に現れる論理信号がインバータ５２を介して反転
され、端子１６に供給される。制御信号ＦＱ，ＯＥは、
バス保持回路４０が動作状態であるか否かを判定するの
で、制御信号ＦＱ，ＯＥが両方とも高論理状態にある
と、ＮＡＮＤゲート４２の出力は低論理となり、それに
よってトランジスタ４４，５４が（インバータ５６を介
して）動作可能になり、これにより、トランジスタ４
８，５０が動作可能になる。

【００２９】しかし、制御信号ＦＱ，制御信号ＯＥまた
は両方の信号が低論理状態にある場合には、ＮＡＮＤゲ
ート４２の出力は高論理となり、これは出力トランジス
タ４４，５４を非動作状態として、バス保持回路４０を
動作不能にする。このため、バス保持回路４０は上述の
スリープ・モード機能と互換性があると言われる。

【００３０】トランジスタ４４，４８，５０，５４は、
微弱なチャンネル・トランジスタとなるように設計され
るので、バス保持回路４０は他のドライバよりも優先す
る。言い換えれば、バス保持回路４０は、バス保持回路
４０により設けられるよりも高いソースまたはシンク電
流を有するデバイスにバスを与える。

【００３１】まとめると、バス保持回路４０には、制御
回路構成（ＮＡＮＤゲート４１と、トランジスタ４４，
５４と、インバータ５６）が含まれ、この回路構成は制
御信号ＦＱ，ＯＥに応答してインバータ５２を動作可能
にして、それによりバス保持回路４０を動作可能にす
る。

【００３２】バス保持回路４０の動作を説明するための
簡単な例として、端子１６に現れる高論理状態の信号で
あって、この結果として端子３３に低論理状態が現れる
信号が除去されるとする。端子３３に現れるこの低論理
状態により、トランジスタ４８は動作状態になり、バス
保持回路４０が信号ＦＱ，ＯＥを介して動作状態になる
とすると、トランジスタ４４もオンになる。その結果、
端子１６に現れる信号が削除されると、トランジスタ４
４，４８は、バスをゆっくりと高論理状態に戻す働きを
する。

【００３３】以上、ＴＴＬ互換入力を有し、静止および
非静止電力散逸が低く、スリープ・モードおよびバス保
持機能をもち、高出力電流をもたらす新規の入力バッフ
ァ回路が提供されることが理解いただけよう。

【００３４】入力バッファ回路の入力部分における静止
電力散逸は、高レベルのＴＴＬ信号が入力バッファ回路
の入力部分に印加されると、最適な動作電圧を与えて漏
洩電流を小さくするレベル・シフタにより削減される。
回復手段を利用することにより、適切な内部電圧レベル
が採用されて、回路の動作を可能にすることができる。

【００３５】非静止電力散逸は、入力信号を入力バッフ
ァ回路の残りの部分から効果的に分離し、バッファ回路
の出力を既知の論理レベルにするスリープ・モード回路
構成を介して低下される。

【００３６】バス保持回路も設けられて、入力信号が除
去されたときに入力バッファ回路の出力に現れる論理状
態を保持して、それにより静止電力散逸を低下させる。
しかも、バス保持回路を動作不能にすることができ、バ
ス保持回路はスリープ・モード回路構成と互換性があ
る。

【００３７】本発明は特定の実施例において説明された
が、当業者には多くの改変，修正および変形ができるこ
とは自明である。さらに、このようなすべての改変，修
正および変形は、添付の請求項に含まれるものとする。

【図面の簡単な説明】

【図１】本発明によるスリープ・モードとバス保持回路
構成とを有する入力バッファ回路の実施例を示す詳細な
概略／ブロック図である。

【図２】本発明によるバス保持回路構成の実施例を示
す、より詳細な概略図である。

【符号の説明】

１０入力バッファ回路１１入力回路１２，１７，２１，２３，２６，２７，２８，２９，３
１，３２，３６，３８トランジスタ１３プルアップ・ノード１４，１６，２０，２２，３３，４１端子１５伝送ゲート１８レベル・シフタ１９電圧源（端子）２４回復回路４０バス保持回路（ＯＵＴ出力，ＩＮ入力）

───────────────────────────────────────────────────── フロントページの続き (72)発明者マイケル・エイ・ウェルズアメリカ合衆国アリゾナ州チャンドラー、ウェスト・コムストック2962 (72)発明者エリック・ディー・ニーリーアメリカ合衆国アリゾナ州メサ、イースト・ハンプトン・サークル3017

Claims

【特許請求の範囲】

【請求項１】入力と出力とを有し、最小限の静止およ
び非静止電力散逸を有するバッファ回路であって：第１
電圧供給端子に印加された第１電圧を、第１電圧よりも
低い動作電圧に移動するシフタ手段（１８）であって、
このシフタ手段は入力および出力を有し、前記シフタ手
段の前記入力が前記第１電圧供給端子に結合されるシフ
タ手段；入力および出力を有する入力回路（１１）であ
って、前記入力回路の前記出力はプルアップ・ノードに
結合され、前記入力回路の前記入力はバッファ回路の入
力に結合され、前記シフタ手段の前記出力が前記入力回
路に結合されて、前記入力回路が前記動作電圧から動作
するようになっており、前記入力回路の前記出力は前記
プルアップ・ノードにおいて、前記動作電圧よりも低い
第２電圧を設ける入力回路；前記第２電圧を前記動作電
圧よりも大きい電圧に回復する回復手段（２４）であっ
て、前記回復手段は、前記第２電圧が前記プルアップ・
ノードに印加された後で、プルアップ・ノードを前記第
１電圧供給端子に結合させ、前記回復手段は、入力およ
び出力を有して、前記回復手段の前記入力が前記プルア
ップ・ノードに結合される回復手段；バッファ回路の出
力において出力信号を設ける出力回路手段（２９，３
１，３２）であって、前記プルアップ・ノード，前記回
復手段の前記出力およびバッファ回路の入力に結合され
る前記出力回路手段；およびバッファ回路の非静止電力
散逸を最小限に抑えるスリープ手段（１５，３６，３
８）であって、前記スリープ手段は前記入力回路および
前記プルアップ・ノードに結合されて、前記プルアップ
・ノードからバッファ回路の入力に現れる信号を動作不
能にし、前記スリープ手段はまた、バッファ回路の出力
にも結合されてそこに現れる電圧を所定の論理状態にす
るスリープ手段；によって構成されることを特徴とする
バッファ回路。
【請求項２】バッファ回路の入力に現れる前記信号が
除去されるときバッファ回路の出力に現れる論理状態を
維持する保持手段（４０）であって、前記バス保持手段
は、バッファ回路の出力に結合される入力を有し、前記
バス保持手段はバッファ回路の入力に結合される出力を
有するバス保持手段をさらに含む請求項１記載のバッフ
ァ回路。
【請求項３】前記スリープ手段が：第１および第２端
子を有し、第１および第２制御信号に応答する伝送ゲー
ト（１５）であって、前記伝送ゲートの前記第１端子
は、前記入力回路に結合され、前記伝送ゲートの前記第
２端子は前記プルアップ・ノードに結合される伝送ゲー
ト；第１および第２電流搬送電極と制御電極とを有する
第１トランジスタ（３６）であって、前記第１トランジ
スタの前記第１電流搬送電極は前記プルアップ・ノード
に結合され、前記第１トランジスタの前記第２電流搬送
電極は第２電圧供給端子に結合され、前記第１トランジ
スタの前記制御電極は第１制御信号を受信するために結
合される第１トランジスタ；および第１および第２電流
搬送電極と制御電極とを有する第２トランジスタ（３
８）であって、前記第２トランジスタの前記第１電流搬
送電極はバッファ回路の出力に結合され、前記第２トラ
ンジスタの前記第２電流搬送電極は前記第２電圧供給端
子に結合され、前記第２トランジスタの前記制御電極は
前記第１制御信号を受信するために結合される第２トラ
ンジスタ；を含む請求項１記載のバッファ回路。
【請求項４】前記保持手段が：入力および出力を有す
る出力インバータ（５２）であって、前記出力インバー
タの前記入力はバッファ回路の出力に結合され、出力イ
ンバータの前記出力はバッファ回路の入力に結合される
出力インバータ；および第３制御信号と前記第２制御信
号とに応答して前記出力インバータを動作可能にする制
御手段；を含む請求項２記載のバッファ回路。
【請求項５】電力散逸を減少させ、回路のためのスリ
ープおよび保持機能を設ける方法であって：回路の入力
に現れる論理入力信号を入力回路の入力に受信する段階
であって、前記入力回路が出力を有する段階；制御信号
に応答して、回路の前記入力を回路の出力に対して結合
することと分離することを交互に行って、そこに出力信
号を設ける段階；前記出力信号が第１論理状態にあるこ
とに応答して、回路の前記出力に所定の論理状態を設け
る段階；および前記入力論理信号が除去され、回路の前
記入力が回路の前記出力に結合されるとき回路の前記出
力に現れる論理状態を保持する段階；によって構成され
ることを特徴とする方法。