JPH06343029A - 改良されたスルーレートバッファ - Google Patents

改良されたスルーレートバッファ

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JPH06343029A
JPH06343029A JP3009840A JP984091A JPH06343029A JP H06343029 A JPH06343029 A JP H06343029A JP 3009840 A JP3009840 A JP 3009840A JP 984091 A JP984091 A JP 984091A JP H06343029 A JPH06343029 A JP H06343029A
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JP
Japan
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transistor
input
voltage
slew rate
buffer
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JP3009840A
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English (en)
Inventor
Uzi Yoeli
ウズィ・イェリ
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Quick Tech Ltd
Original Assignee
Quick Tech Ltd
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H03K17/166—Soft switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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  • Logic Circuits (AREA)
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Abstract

(57)【要約】 【目的】 ノイズの発生による回動の誤動作などの悪影
響を防止できる改良されたスルーレートバッファを提供
する。 【構成】 電圧供給ラインにそって電圧を受けるドライ
バを含む本発明の制御されたスルーレートバッファは、
上記電圧供給ラインに沿ってノイズレベルを検知し且つ
上記ノイズレベルが与えられたしきい値を通過した時に
バッファのスピードをゆるめるフィードバック装置を含
んでいる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にＣＭＯＳ集積
回路に関し、より詳細には制御されたスルーレート出力
バッファに関する。
【０００２】
【従来の技術】従来のＣＭＯＳ集積回路では、外部イン
ダクタンス及びキャパシタンス負荷を有する高速出力信
号を切り換えることによりノイズが発生する。
【０００３】
【発明が解決しようとする課題】このノイズは、回路の
性能及び作動にとって有害であり、漏話及び出力リンギ
ングを発生し得る。
【０００４】ＩＥＥＥの１９８８年のカスタム集積回路
学会５、５、１−５、５、４におけるカムリュングによ
る〔制御されたスルーレート出力バッファ〕の題を有す
る出版物に制御されたスルーレート出力バッファが提案
されている。
【０００５】
【課題を解決するための手段】本発明は、改良された制
御されたスルーレートバッファを提供することを目的と
する。
【０００６】本発明の一実施例によると、電圧供給線に
沿って電圧を受けるドライバを含み、且つ電圧供給線に
沿ってノイズレベルを検知し、ノイズレベルが与えられ
たしきい値を通過した時にバッファの速度をゆるめるフ
ィードバック装置を含む制御されたスルーレートバッフ
ァが提供される。
【０００７】更に本発明の一実施例によると、電圧供給
ラインに沿って電圧を受けるドライバであって、第１及
び第２ＶＳＳ電圧供給ライン並びに第１及び第２ＶＤＤ
電圧供給ラインを含み且つ上記第１及び第２電圧供給ラ
インの少なくとも１つの間の電圧差を検知し該電圧差に
応答してバッファの速度をゆるめるフィードバック装置
を含むドライバを含む制御されたスルーレートバッファ
が提供される。
【０００８】本発明の好ましい実施例によると、該ドラ
イバは第１及び第２ＶＳＳ電圧供給ライン並びに第１及
び第２ＶＤＤ電圧供給ラインを含み、該第１及び第２Ｖ
ＳＳ及びＶＤＤ電圧供給ラインは、通常は独立の供給パ
ッドを有することにより独立のインダクタンスを有す
る。
【０００９】該ドライバは、同じ型式の第１及び第２ト
ランジスタを含み、該第１トランジスタは第１電圧供給
源から入力を受け且つ出力をパッドに接続せしめており
且つ該第２トランジスタは第２電圧供給源から入力を受
け且つそのゲートを該第１電圧源に接続せしめており且
つその出力を該第１トランジスタのゲートに接続せしめ
ていることが好ましい。該第１及び第２トランジスタは
Ｎ型又はＰ型であるのが好ましい。Ｎ型の第１及び第２
トランジスタが配設され上記のように相互接続され更に
Ｐ型の第１及び第２トランジスタが配設されて上記のよ
うに相互接続されているのが好ましい。
【００１０】Ｐ型トランジスタが用いられると、フィー
ドバック回路はバッファ出力が上昇する速度を制御し、
Ｎ型トランジスタが用いられると、フィードバック回路
はバッファ出力が降下する速度を制御する。
【００１１】バッファはＣＭＯＳ成分から形成されてい
るのが好ましい。
【００１２】該ドライバは、第１及び第２Ｎトランジス
タ並びに第１及び第２Ｐトランジスタを含み、該第１Ｎ
トランジスタは第１ＶＳＳ電圧供給源から入力を受け且
つ該第１Ｐトランジスタは第１ＶＤＤ電圧供給源から入
力を受け、該第１Ｎ及び第１Ｐトランジスタは接合され
た出力を有し、該第１Ｎトランジスタは「Ｎベース」入
力を有し且つ該第１Ｐトランジスタは「Ｐベース」入力
を有し、該第２Ｎトランジスタは第２ＶＳＳ電圧供給源
から入力を受け且つ該第２Ｐトランジスタは第２ＶＤＤ
電圧供給源から入力を受け、該第２Ｎトランジスタのベ
ースは該第１ＶＳＳ電圧供給源に結合されており且つ該
第２Ｐトランジスタのベースは第１ＶＤＤ電圧供給源に
接続されており、該第２Ｎトランジスタの出力はＮベー
ス入力に接続されており、該第２Ｐトランジスタの出力
はＰベース入力に接続されているのが好ましい。
【００１３】本発明の実施例によると、前置ドライバ及
びドライバを含む制御されたスルーレートバッファが提
供され、該前置ドライバは、スプリットインバータ及び
このインバータの２つの部分の間に配置された非線形抵
抗を含んでいる。
【００１４】更に本発明の実施例によると、バッファ出
力の〔発生前破壊〕切換えを行うための装置を含む制御
されたスルーレートバッファが提供される。
【００１５】更に本発明の好ましい実施例によると、上
記前置ドライバは、このドライバにそれぞれのＮベース
及びＰベース入力を供給するそれぞれの出力を有するＰ
トランジスタ及びＮトランジスタを含み、これらのＰ及
びＮトランジスタの出力は非線形トランジスタによって
分離されている。
【００１６】通常、これらのＰ及びＮトランジスタはそ
れぞれのベースにＤ入力を受ける。
【００１７】
【実施例】ここで図１について説明する。図１は、本発
明の好ましい実施例に従って構成され作動するスルーレ
ート制御バッファを図示している。このバッファは、駆
動入力信号Ｄを受け且つドライバ１２にＮ及びＰベース
入力を供給するための、外部出力イネーブル信号ＯＥに
よって制御される前置ドライバ１０を含んでいる。ドラ
イバ１２はこれらのＮ及びＰベース入力の受信に応答し
てパット１４に出力を供給するように作動する。
【００１８】ここで図２について説明する。図２には、
本発明の好ましい実施例に従って構成され且つ作動する
フィードバック回路を含むドライバ１２が全体的に図示
されている。
【００１９】本発明の好ましい実施例によると、ドライ
バ１２は、第１Ｎトランジスタ２０及び第２Ｎトランジ
スタ２２並びに第１Ｐトランジスタ２４及び第２Ｐトラ
ンジスタ２６を含んでいる。第１Ｎトランジスタ２０は
供給ライン２８に沿って第１ＶＳＳ電圧供給源から入力
を受け、第１Ｐトランジスタ２４は供給ライン３０に沿
って第１ＶＤＤ電圧供給源から入力を受ける。
【００２０】第１Ｎトランジスタ２０及び第１Ｐトラン
ジスタ２４は接合された出力を有している。第１Ｎトラ
ンジスタ２０は前置ドライバ１０からのＮベース入力３
２を有し、第１Ｐトランジスタ２４は前置ドライバ１０
からのＰベース入力３４を有する。第２Ｎトランジスタ
２２は供給ライン３６に沿って第２ＶＳＳ電圧供給源か
ら入力を受け、第２Ｐトランジスタ２６は供給ライン３
８に沿って第２ＶＤＤ電圧供給源から入力を受ける。
【００２１】第２Ｎトランジスタ２２のベースは供給ラ
イン２８に結合されており、第２Ｐトランジスタ２６の
ベースは供給ライン３０に接続されている。第２Ｎトラ
ンジスタ２２の出力はＮベース入力３２に接続されてお
り、第２Ｐトランジスタ２６の出力はＰベース入力に接
続されている。
【００２２】通常、ＶＤＤ電圧は＋５ボルト等の正電圧
であり、一方ＶＳＳ電圧は０であるのが普通である。
【００２３】ここで図２の回路の一般的な作動について
簡単に述べることにする。トランジスタ２０はそのベー
スへのＮ入力に応答して導通し、通常は許容されない程
高いノイズを伴う強い電流を供給ライン２８に沿って発
生すると、供給ライン２８に沿って電圧上昇が生じ、こ
れによりトランジスタ２２は導通し、これによりＲＥＦ
ＶＳＳ電圧はトランジスタ２０へのＮベース入力に適用
される。ＲＥＦ ＶＳＳ入力は実質的に０であるため、
これによりトランジスタ２０のベースへの正味入力が低
下し、これによりトランジスタ２０の導通が少なくな
り、これによりＮトランジスタ２０を通して行なわれる
バッファの作動が遅くなる。
【００２４】同様にして、トランジスタ２４がそのベー
スへのＰ入力に応答して導通し、通常は許容できない程
高いノイズを伴う強い電流を供給ライン３０に沿って発
生すると、供給ライン３０に沿って電圧上昇が生じ、こ
れによりトランジスタ２６が導通し、これによりＲＥＦ
ＶＤＤ電圧がトランジスタ２４へのＰベース入力に適
用される。ＲＥＦ ＶＤＤ入力が正電圧であるため、こ
れによりＰトランジスタ２４のベースへの正味入力が増
大し、これによりＰトランジスタ２４の導通が少なくな
り、これによりＰトランジスタ２４を通して行なわれる
バッファの作動が遅くなる。
【００２５】図２に図示されているように、Ｎトランジ
スタ又はＰトランジスタのどちらかに関連してあるいは
これらの両方に関連してフィードバック装置が本発明に
従って配設され得ることが了解される。
【００２６】ここで図３及び図６について説明する。図
３及び図６は、本発明の好ましい実施例に従って構成さ
れ作動する前置ドライバ及びその作動についてそれぞれ
図示している。この前置ドライバは、それぞれのＶＤＤ
及びＶＳＳ入力を有し且つドライバにそれぞれのＮ及び
Ｐベース入力を供給するそれぞれの出力を有するＰトラ
ンジスタ４０及びＮトランジスタ４２を含んでおり、Ｐ
及びＮトランジスタの出力は好ましくは非線形抵抗４４
によって分離されていることが好ましい。通常、Ｐトラ
ンジスタ４０及びＮトランジスタ４２はそれぞれのベー
スにＤ入力を受ける。
【００２７】ここで図３の回路の動作原理を図６と関連
して要約することにする。その意図は、ドライバの「発
生前破壊」切換を行うことによりドライバの出力トラン
ジスタを通るＤＣ電流を阻止することにある。Ｄが正に
なると、前置ドライバは先ずＮベース入力を即座に０に
駆動し、これにより大Ｎトランジスタ２０が断接され、
その後前置ドライバはＰを０に駆動し、これにより大Ｐ
トランジスタ２４が導通し、これによりバッファから正
の出力を生成する。同様にして、Ｄが０になると、前置
ドライバは先ずＰベース入力を正になるように駆動し、
これにより大Ｐトランジスタ２４に断接され、この後前
置ドライバはＮベース入力を１に駆動し、これにより大
Ｎトランジスタ２０が断接され、バッファの出力を０に
なるようにする。
【００２８】更に、ノイズを低減するために、電流ＤＩ
／ＤＴの変化が最小になる。これは、Ｎベース入力が正
に駆動され、Ｐベース入力が比較的ゆっくりと０に駆動
されるためである。
【００２９】ここで図４について説明する。図４は、図
２及び図３に関連して上記で述べられたエレメントを含
む本発明に係るバッファ回路の略図である。図４は、例
示であって、与えられた寸法はただの一例であって何ら
本発明を限定するものではない。この例に与えられた寸
法はミクロンで表わされている。
【００３０】図４の回路は、Ｄ入力をそれらのベースに
受けるＰトランジスタ４０及びＮトランジスタ４２を含
む参照数字１０によって全体的に示されている前置ドラ
イバ部分を含んでいる。図４の例では、トランジスタ４
０は１．５ミクロンのゲート長を及び４９ミクロンのゲ
ート幅を有し、一方トランジスタ４２は１．５ミクロン
のゲート長さ及び１７ミクロンのゲート幅を有してい
る。
【００３１】トランジスタ４０及び４２はそれぞれのＶ
ＤＤ及びＶＳＳ電圧供給を受け且つ出力を、通常はＮト
ランジスタ５０及びＰトランジスタ５２の対を含む非線
形抵抗４４に供給する。図４の例では、トランジスタ５
０は２．５ミクロンのゲート長及び１２ミクロンのゲー
ト幅を有し、一方トランジスタ５３は２．５ミクロンの
ゲート長及び２４．５ミクロンのゲート幅を有してい
る。
【００３２】トランジスタ５０のベースはＯＥ入力を受
け、一方トランジスタ５２のベースはインバータ５４を
経由して反転ＯＥ入力を受ける。斯くして、ＯＥ入力が
高い時、トランジスタ５０及び５２は両方共導通するこ
とが了解されよう。
【００３３】図４から判るように、トランジスタ４２及
び４０のそれぞれのＮ出力及びＰ出力はトランジスタ５
０及び５２のそれぞれの接合された端子に並列に供給さ
れる。
【００３４】Ｐトランジスタ６０及びＮトランジスタ６
２は、Ｐ及びＮベースとＶＤＤ及びＶＳＳ電圧供給ライ
ンとの間にそれぞれ結合されている。それらのベースは
ＯＥ入力及び反転ＯＥ入力をそれぞれ受ける。
【００３５】図４の回路の残りの部分は、図２に図示さ
れている部分に対応し、対応の参照数字が用いられてい
る。ここで銘記すべきように、１つの例におけるトラン
ジスタ２０は、１９個のトランジスタを有しており、こ
れらのトランジスタの各々は１．５ミクロンのゲート長
及び５３．５ミクロンのゲート幅を有し、トランジスタ
２４は１６個のトランジスタを含んでおり、これらのト
ランジスタの各々は１．５ミクロンのゲート長及び７６
ミクロンのゲート幅を有している。
【００３６】一般的に言って、ドライバ−トランジスタ
は比較的大型であり、高速の多重トランジスタが用いら
れる。これらのフィードバックトランジスタはスペース
の制限を受けることを条件としてできるだけ大型であ
り、前置ドライバにおけるトランジスタよりも大きくす
べきである。抵抗エレメントは低速トランジスタから形
成されるのが好ましい。
【００３７】図４の回路の全体的な動作原理をここで図
６に関連して要約する。ＯＥ即ち出力イネーブル信号
（図６には図示せず）の存在によってバッファは出力を
供給することが可能となる。ＯＥ信号が存在する場合、
Ｄが正になると、即ち１に切り換えられると、Ｎベース
入力はトランジスタ４２を経由して直接供給され、これ
によりＮが即座に０に駆動され、これによりＮトランジ
スタ２０は即座に断接される。
【００３８】Ｄが正になると、Ｐベース入力はトランジ
スタ５０及び５２からなる非線形抵抗４４を経由して駆
動され、これによりＮベース入力よりもゆっくりと切り
換えを行う。同様にして、Ｄが０に切り換えられると、
Ｐベース入力が直接１に駆動され、一方Ｎベース入力が
非線形抵抗４４を経由してよりゆっくりと駆動される。
【００３９】非線形抵抗４４の構造についてより詳細に
説明すると判るように、Ｄが１になると、ＶＳＳ電圧が
トランジスタ４２を経由してＮベース入力に導通し、こ
れにより即座にトランジスタ４２を０に駆動し、トラン
ジスタ５０及び５２を経由してよりゆっくりとＰベース
入力に導通し、これによりＰベース入力を０に駆動し、
トランジスタ２０を即座に断接し、トランジスタ２４は
よりゆっくりと導通し、これによりパッドに１出力を供
給する。
【００４０】同様にして、Ｄが０になると、ＶＤＤ電圧
はトランジスタ４０を経由してＰベース入力に導通し、
即座にＰベース入力を１に駆動し、そしてＶＤＤ電圧は
トランジスタ５０及び５２を経由してよりゆっくりとＰ
ベース入力に導通し、これによりＰベース入力を１に駆
動し、トランジスタ２４を即座に断接し、トランジスタ
２０はよりゆっくりと導通し、これにより０出力をパッ
ドに供給する。
【００４１】図２の構造によって行なわれるフィードバ
ック特徴によるドライバ１２の作動は図２に関連して上
記で述べられたのと実質的に同じである。
【００４２】図５Ａ及び図５Ｂは、先行技術の回路（図
５Ａ）及び本発明に従って構成され作動する回路の多数
ｎの速度分布ｔ（ｎ）の線図である。ここで判るよう
に、本発明の回路は、速度のばらつきが小さい。
【００４３】
【発明の効果】以上説明したように電圧供給ラインにそ
って電圧を受けるドライバを含む本発明の制御されたス
ルーレートバッファは、上記電圧供給ラインに沿ってノ
イズレベルを検知し且つ上記ノイズレベルが与えられた
しきい値を通過した時にバッファのスピードをゆるめる
フィードバック装置を含んでいる。
【図面の簡単な説明】
【図１】本発明の好ましい実施例に従って構成され作動
するバッファ回路の一般的なブロック図である。
【図２】本発明の好ましい実施例に従って構成され且つ
作動するドライバ回路の一般的な図である。
【図３】本発明の好ましい実施例に従って構成され且つ
作動する前置ドライバ回路の一般的な図である。
【図４】本発明の好ましい実施例に従って構成され作動
する図１の回路の略図である。
【図５】図５Ａ及び図５Ｂはそれぞれ先行技術と本発明
に係る回路の速度分布の線図である。
【図６】図３及び図４の回路の出力応答特性の線図の合
成である。
【符号の説明】
１０ 前置ドライバ １２ ドライバ １４ パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ 19/0948 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 電圧供給ラインに沿って電圧を受けるド
    ライバを含む制御されたスルーレートバッファにおい
    て、該電圧供給ラインによってノイズレベルを検知し、
    該ノイズレベルが与えられたしきい値を通過した時バッ
    ファの速度をゆるめるフィードバック装置を含むことを
    特徴とする制御されたスルーレートバッファ。
  2. 【請求項２】 電圧源から電圧供給ラインに沿って電圧
    を受けるドライバを含む制御されたスルーレートバッフ
    ァにおいて、該ドライバが（１）第１及び第２ＶＳＳ電
    圧源及び（２）第１及び第２ＶＤＤ電圧源の少なくとも
    １つを含み且つ該第１及び第２電圧源の少なくとも１つ
    の間の電圧差を検知し且つ該電圧差に応答してバッファ
    の速度をゆるめるフィードバック装置を含むことを特徴
    とする制御されたスルーレートバッファ。
  3. 【請求項３】 該ドライバが（１）第１及び第２ＶＳＳ
    電圧供給ライン及び（２）第１及び第２ＶＤＤ電圧供給
    ラインの少なくとも１つを含み、該第１及び第２ＶＳＳ
    及びＶＤＤ電圧供給ラインが分離されたインダクタンス
    を有することを特徴とする請求項１の制御されたスルー
    レートバッファ。
  4. 【請求項４】 該ドライバが同じ型式の第１及び第２ト
    ランジスタを含み、該第１トランジスタが第１電圧供給
    源から入力を受け且つ出力をパッドに接続せしめてお
    り、該第２トランジスタが第２電圧供給源から入力を受
    け且つそのゲートを該第１電圧供給源に接続せしめその
    出力を該第１トランジスタのゲートに接続せしめている
    ことを特徴とする請求項１又は２の制御されたスルーレ
    ートバッファ。
  5. 【請求項５】 ＣＭＯＳ成分を含むことを特徴とする請
    求項１乃至４のいずれかの制御されたスルーレートバッ
    ファ。
  6. 【請求項６】 該第１及び第２トランジスタがＮ型であ
    り、バッファ出力が降下する速度を制御することを特徴
    とする請求項４の制御されたスルーレートバッファ。
  7. 【請求項７】 該第１及び第２トランジスタがＰ型であ
    り、バッファ出力が上昇する速度を制御することを特徴
    とする請求項４の制御されたスルーレートバッファ。
  8. 【請求項８】 該ドライバが、 Ｐ型の第１及び第２トランジスタであって、該第１トラ
    ンジスタが第１電圧供給源から入力を受け且つ出力をパ
    ッドに接続せしめられており、該第２トランジスタが第
    ２電圧供給源から入力を受け且つそのゲートを該第１電
    圧源に接続せしめており、その出力を該第１トランジス
    タのゲートに接続せしめている第１及び第２トランジス
    タ、及びＮ型の第３及び第４トランジスタであって、該
    第３トランジスタが第３電圧供給源から入力を受け且つ
    出力をパッドに接続せしめており、該第４トランジスタ
    が第４電圧供給源から入力を受けそのゲートを該第３電
    圧供給源に接続せしめており且つその出力を該第３トラ
    ンジスタのゲートに接続せしめている第３及び第４トラ
    ンジスタを含むことを特徴とする請求項１又は２の制御
    されたスルーレートバッファ。
  9. 【請求項９】 該ドライバが、第１及び第２Ｎトランジ
    スタ並びに第１及び第２Ｐトランジスタを含んでおり、
    該第１Ｎトランジスタが第１ＶＳＳ電圧供給源から入力
    を受け且つ該第１Ｐトランジスタが第１ＶＤＤ電圧供給
    源から入力を受け、該第１Ｎ及び第１Ｐトランジスタが
    接合された出力を有し、該第１ＮトランジスタがＮベー
    ス入力を有し且つ該第１ＰトランジスタがＰベース入力
    を有し、該第２Ｎトランジスタが第２ＶＳＳ電圧供給源
    から入力を受け且つ該第２Ｐトランジスタが第２ＶＤＤ
    電圧供給源から入力を受け、該第２Ｎトランジスタのベ
    ースが該第１ＶＳＳ電圧供給源に結合されており且つ該
    第２Ｐトランジスタのベースが該第１ＶＤＤ電圧供給源
    に接続されており、該第２Ｎトランジスタの出力が該Ｎ
    ベース入力に接続されており且つ該第２Ｐトランジスタ
    の出力が該Ｐベース入力に接続されていることを特徴と
    する請求項１乃至８の制御されたスルーレートバッフ
    ァ。
  10. 【請求項１０】 スプリットインバータ及び該インバー
    タの２つの部分の間に配置された非線形抵抗を含む前置
    ドライバを含むことを特徴とする請求項１乃至１０のい
    ずれかの制御されたスルーレートバッファ。
  11. 【請求項１１】 前置ドライバ及びドライバを含む制御
    されたスルーレートバッファにおいて、該前置ドライバ
    がスプリットインバータ及び該インバータの２つの部分
    の間に配置された非線形抵抗を含むことを特徴とする制
    御されたスルーレートバッファ。
  12. 【請求項１２】 〔発生前破壊〕切換えを行うための手
    段を含む制御されたスルーレートバッファ。
  13. 【請求項１３】 該前置ドライバが該ドライバにそれぞ
    れＮ及びＰベース入力を供給するそれぞれの出力を有す
    るＰトランジスタ及びＮトランジスタを含み、該Ｐ及び
    Ｎトランジスタの出力が非線形抵抗によって分離されて
    いることを特徴とする請求項１０乃至１２のいずれかの
    制御されたスルーレートバッファ。
JP3009840A 1990-09-04 1991-01-30 改良されたスルーレートバッファ Pending JPH06343029A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IL95576 1990-09-04
IL95576A IL95576A0 (en) 1990-09-04 1990-09-04 Controlled slew rate buffer

Publications (1)

Publication Number Publication Date
JPH06343029A true JPH06343029A (ja) 1994-12-13

Family

ID=11061552

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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221865A (en) * 1991-06-21 1993-06-22 Crosspoint Solutions, Inc. Programmable input/output buffer circuit with test capability
JP3251661B2 (ja) * 1991-10-15 2002-01-28 テキサス インスツルメンツ インコーポレイテツド 制御されたスルー・レートを有するｃｍｏｓバッファ回路
US5233238A (en) * 1991-12-20 1993-08-03 Vlsi Technology, Inc. High power buffer with increased current stability
US5248907A (en) * 1992-02-18 1993-09-28 Samsung Semiconductor, Inc. Output buffer with controlled output level
JP2657019B2 (ja) * 1992-03-13 1997-09-24 三菱電機株式会社 Ｍｏｓトランジスタ出力回路
US5315172A (en) * 1992-04-14 1994-05-24 Altera Corporation Reduced noise output buffer
US5315187A (en) * 1992-08-05 1994-05-24 Acer Incorporated Self-controlled output stage with low power bouncing
DE4229342A1 (de) * 1992-09-04 1994-03-10 Thomson Brandt Gmbh Verfahren und Vorrichtung zur Ansteuerung mit gepulsten Signalen
US5430404A (en) * 1992-10-28 1995-07-04 Integrated Device Technology, Inc. Output driver circuits with enhanced supply-line bounce control and improved VOH characteristic
US5432462A (en) * 1993-04-30 1995-07-11 Motorola, Inc. Input buffer circuit having sleep mode and bus hold function
US5355029A (en) * 1993-07-12 1994-10-11 Digital Equipment Corporation Staged CMOS output buffer
US5701090A (en) 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
IL111708A (en) * 1994-11-21 1998-03-10 Chip Express Israel Ltd Array mapping goes
US5473263A (en) * 1994-12-19 1995-12-05 Advanced Micro Devices, Inc. Negative feedback to reduce voltage oscillation in CMOS output buffers
JP3640703B2 (ja) * 1995-05-24 2005-04-20 株式会社ルネサステクノロジ バス駆動回路、レシーバ回路およびバスシステム
US5771389A (en) * 1996-02-28 1998-06-23 Intel Corporation Low slew rate output buffer with staged biasing voltage
US5841305A (en) * 1997-03-20 1998-11-24 Cypress Semiconductor Corp. Circuit and method for adjusting duty cycles
FR2769151B1 (fr) * 1997-09-29 2000-01-14 Sgs Thomson Microelectronics Reduction du bruit de commutation en sortie d'un circuit numerique
US6727728B1 (en) * 1997-12-30 2004-04-27 Lsi Logic Corporation XOR circuit
US6245634B1 (en) 1999-10-28 2001-06-12 Easic Corporation Method for design and manufacture of semiconductors
US6194912B1 (en) 1999-03-11 2001-02-27 Easic Corporation Integrated circuit device
US6236229B1 (en) 1999-05-13 2001-05-22 Easic Corporation Integrated circuits which employ look up tables to provide highly efficient logic cells and logic functionalities
US6331733B1 (en) 1999-08-10 2001-12-18 Easic Corporation Semiconductor device
US6313678B1 (en) * 1999-10-13 2001-11-06 Texas Instruments Incorporated Single-pin externally controlled edge rate controller circuit
JP3566608B2 (ja) * 1999-12-28 2004-09-15 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
US6756824B2 (en) * 2002-11-12 2004-06-29 Sun Microsystems, Inc. Self-biased driver amplifiers for high-speed signaling interfaces
US7208984B1 (en) * 2004-07-15 2007-04-24 Linear Technology Corporation CMOS driver with minimum shoot-through current
US7075343B2 (en) * 2004-12-07 2006-07-11 Analog Devices, Inc. Self-timed switching regulator pre-driver
US8030968B1 (en) * 2010-04-07 2011-10-04 Intel Corporation Staged predriver for high speed differential transmitter
US10790808B2 (en) * 2017-01-24 2020-09-29 Telefonaktiebolaget Lm Ericsson (Publ) Variable delay circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4110704A (en) * 1977-09-19 1978-08-29 Motorola, Inc. Astable multivibrator with temperature compensation and requiring a single supply voltage
US4408137A (en) * 1981-12-16 1983-10-04 Westinghouse Electric Corp. Break-before-make solid state relay
EP0189571A1 (en) * 1984-12-24 1986-08-06 General Electric Company CMOS with "shoot-through" current control
JPH0720060B2 (ja) * 1985-08-14 1995-03-06 株式会社東芝 出力回路装置
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
DE3784285T2 (de) * 1986-08-29 1993-07-22 Mitsubishi Electric Corp Integrierte komplementaere mos-schaltung.
US4731553A (en) * 1986-09-30 1988-03-15 Texas Instruments Incorporated CMOS output buffer having improved noise characteristics
US4862018A (en) * 1987-11-30 1989-08-29 Texas Instruments Incorporated Noise reduction for output drivers
US4959561A (en) * 1989-01-04 1990-09-25 Motorola, Inc. MOS output buffer with reduced supply line disturbance

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Publication number Publication date
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IL95576A0 (en) 1991-06-30
EP0473840A1 (en) 1992-03-11

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