CN1714333A - 为适应性调节数字处理系统中的电源供应电压提供自校正的方法和系统 - Google Patents

Abstract

本发明公开了一种用于为适应性调节数字处理系统(100)中的电源供应电压(126)提供自校正的方法，包括向系统(100)提供一个额定电源供应电压(126)作为电源供应电压。一个时钟调节信号通过一迟延线被传播。该迟延线具有多个迟延单元(200)，并用于根据所述额定电源供应电压而运行。多对迟延单元(200)被取样，直到根据在一个特定的时间，第一迟延单元(200a)接收到所述时钟调节信号而第二迟延单元(200b)未能接收到所述时钟调节信号而确定第一和第二迟延单元(200a，200b)。一参考电压被提供给系统作为电源供应电压。系统利用所述第一和第二迟延单元(200a，200b)决定是否为系统调节电源供应电压。

Description

为适应性调节数字处理系统中的电源供应电压提供自校正的方法和系统

技术领域

本发明主要涉及集成电路中的电源调节，具体地说，本发明涉及一种用于为适应性调节数字处理系统中的电源供应电压提供自校正的方法和系统。

背景技术

无线设备在商业和消费者中被广泛应用，这些无线设备包括手机、无线局域网(LAN)网卡、全球定位系统(GPS)设备、配备有无线调制解调器的电子记事本等等。对无线通信和其它移动设备的不断增长的需求也对这些设备提出了相应的技术改进的要求。总的来说，越来越多传统的无线电波接收器和发送器元件被装配于一个单一的集成电路装置中。

具有集成电路的无线通信设备的一个重要的方面是电池寿命问题。为使无线通信设备中电池寿命达到最长，无线通信设备中集成电路电源消耗的最小化显得非常重要。

传统的最小化集成电路电源消耗的方法包括电压调节。电压调节对于最小化因转换造成的动态电源的消耗是有效的。但是，电压调节对于因漏电电流造成的静态电源的消耗不能产生(如果有)多少效果。在数字技术中，这造成的问题是电压被调节得越来越小，由此导致更多的漏电电流。事实上，曾经只是整个电源消耗中相对较小的部分的漏电电流，现在已成为许多深亚微米数字芯片中整个电源消耗的主导因素。例如，含百万级晶体管的数字芯片，可以产生数毫安的直流漏电电流，当芯片处于等待状态时，甚至会产生几十毫安的漏电电流。在典型的移动设备中，这一漏电电流的量及其相应的电源消耗是不可接受的。

传统的最小化集成电路中电源消耗的方法还包括阈调节。阈调节对于最小化因漏电电流造成的静态电源的消耗是有效的，但是，阈调节对于因转换产生的动态电源的消耗不能产生(如果有)多少效果。

因此，为了同时利用电压调节最小化动态电源消耗以及利用阈调节最小化静态电源消耗，已经有一种方法把转换软件置于芯片中。该转换软件决定需要执行特殊的任务的电压或阈，并且在该任务被执行时，将芯片转换到相应的模式。该方法的一个缺点是，当选择模式时，关键路径延迟的计算需要使用一个安全余量，这可能会造成芯片不能在最佳的电压下工作。

对于这个问题的最新的解决办法包括，在测量芯片获得的芯片的时钟频率的基础上，协同地利用适应性电压调节和适应性阈调节。该方法允许在较高频率下使用适应性电压调节最小化动态电源消耗，以及在较低频率下使用适应性阈调节最小化静态电源消耗，而无需使用计算关键路径延迟的不确定的安全余量。该解决方法包括反映应用的关键路径的迟延线的利用。但是，使用该方法时，关键路径延迟必须在设计时间上与迟延线的长度相匹配。此外，期望的迟延线长度可能因供应电压和时钟频率的范围而发生变化。

发明内容

本发明提供了一种用于为适应性调节数字处理系统中的电源供应电压提供自校正的方法和系统，它消除或减小了传统的方法和系统中的缺点和问题。特别地，用来确定最佳的电源供应电压的延迟线的长度是可变化的，并且在运行时间可以被选择。

根据本发明的一个实施例，提供了一种用于为适应性调节数字处理系统中的电源供应电压提供自校正的方法。该方法包括向系统提供一个额定的电源供应电压作为电源供应电压。一个时钟调节信号通过迟延线被传播。该迟延线包含多个迟延单元，并根据该额定电源供应电压进行操作以发挥作用。多个迟延单元对被取样，直到第一和第二延迟单元被确定，该确定是根据在一个特定的时间，该第一迟延单元接收到该时钟调节信号而该第二迟延单元未能接收到该时钟调节信号。一个参考电压被提供给所述系统作为电源供应电压。该系统利用所述第一和第二迟延单元进行操作以决定是否为该系统调节所述电源供应电压。

本发明的另一个实施例提供了一种用于为适应性调节数字处理系统中的电源供应电压提供自校正的方法。该方法包括，将一个抽头信号设定为最大值。一个时钟调节信号通过迟延线被传播。该迟延线包括多个迟延单元。迟延线中的第一对抽头被取样。每一个抽头对应一个迟延单元。系统根据第一对抽头是否符合第一和第二迟延单元作出决定。当在一个特定的时间，第一迟延单元接收到时钟调节信号而第二迟延单元未能接收到时钟调节信号时，该第一和第二延迟单元被确定。当作出决定该第一对抽头对应该第一和第二迟延单元时，校正结束。系统利用该第一和第二迟延单元进行操作以决定是否调节系统的电源供应电压。

本发明的又一个实施例提供了一个用于为适应性调节数字处理系统中的电源供应电压提供自校正的系统，包括一供应电源、一松弛时间检测器、一多路转换器以及一校正器。该供应电源用于为系统提供电源供应电压。该松弛时间检测器与该供应电源相连接，并用于产生多个检测输出。该多路转换器与该供应电源和该松弛时间检测器相连接。该多路转换器用于接收所述检测输出并基于所述检测输出产生电源控制信号。该校正器与所述供应电源和所述多路转换器相连接。该校正器用来确定一个检测输出的子集，该子集被多路转换器选作所述电源控制信号。该供应电源用于根据所述电源控制信号产生电源供应电压。

本发明的一个或多个实施例的技术优势在于：提供了一种用于在数字处理系统中适应性调节电源供应电压的改进的方法。在一个具体的实施例中，用来决定最佳电源供应电压的迟延线的长度是可变的。因此，根据应用中的实际操作条件，可以在运行时间选择合适的迟延线长度。因此，该系统可以在不知道应用中关键路径细节的情况下进行设计，并且该应用可以在额定的时钟频率和电源供应电压下以最小的电源消耗进行工作。

结合以下的附图、说明和权利要求，本发明的其他技术优点对于本领域的熟练技术人员将会更加明显。

在开始以下详细说明之前，有必要先对本专利文件中的某些词汇和短语进行定义：术语“包括”和“包含”及其派生词意为包含但不限于；术语“或”，包括和/或之意；短语“同…相关”、“与之相关”及其派生短语，意思可以是：包括、包括于、相联系、包含、包于含、关联于或与…关联、连接于或与…连接，可与之通信、与之协作、交错、并列、接近于、结合于或与…结合、具有或具有…特性等等。术语“控制器”是指任意能够控制至少一个操作的设备、系统或其部件，这一设备可以作为硬件、固件或软件，或至少两个相同设备的组合。应当注意的是，与任何特定控制器相关的功能都可以被集中或分散，不管是本地的或远程的。本专利文件中提供了特定词语和短语的定义，本领域的普通技术人员应当理解，在许多(如果不是大部分)情况下，应当优先考虑这些定义，以及这些定义的词语和短语的延伸使用。

附图说明

为了更全面地理解本发明及其优点，请结合附图参考以下说明，其中相同的参考数字代表相同的部分：

图1根据本发明的一个实施例，以方框图描述了一个数字处理系统，该处理系统用于为适应性调节数字处理系统中的电源供应电压提供自校正；

图2根据本发明的一个实施例，以方框图描述了图1的松弛时间检测器；

图3根据本发明的一个实施例，以电路图具体描述了图2的松弛时间检测器的一个部分；

图4根据本发明的一个实施例，以方框图描述了图1的自校正系统；

图5根据本发明的一个实施例，以方框图描述了图4的转换；

图6根据本发明的一个实施例，以方框图描述了一种为适应性调节图1的数字处理系统电源提供电压提供自校正的方法。

具体实施方式

下文将要讨论的图1～6，以及本专利文件中用以描述本发明原理的各个实施例，仅用于说明本发明而不用于限定本发明的范围。本领域的熟练技术人员容易理解，本发明的原理可以适用于任何合适的数字处理系统。

根据本发明的一个实施例，图1以方框图描述了一个数字处理系统100，它用于为适应性调节数字处理系统100的电源供应电压提供自校正；该数字处理系统100包括一个震荡器102，一个频率合成器104，一个时钟发生器106，一个数字信号处理器108，以及一个自校正系统110。该自校正系统110包括一个松弛时间检测器112，一个供应电源114，一个多路转换器116和一个校正器118。

该震荡器102用于产生一个参考频率信号120。该震荡器102可以是一个晶体震荡器或其它合适类型的震荡器。对于一个晶体震荡器的震荡器102的实施例，该参考频率信号120可由震荡器102的压电晶体的机械性能决定。

该频率合成器104与该震荡器102相连接。该频率合成器104可以是锁相环频率合成器或其它合适类型的频率合成器。该频率合成器104用于接收来自震荡器102的参考频率信号120以及一个输入电压122，并根据输入120和122产生一个外部时钟信号124。该外部时钟信号124是一个工作频率，该工作频率是该震荡器102产生的参考频率信号120的倍数。根据一个实施例，该外部时钟信号124可以表现为一组时钟频率。

该时钟发生器106与该频率合成器104、数字信号处理器108和松弛时间检测器112相连接。该时钟发生器106用于接收来自该频率合成器104的外部时钟信号124、一个电源供应电压126、一个来自所述数字信号处理器108的频率控制信号128，以及一个来自所述松弛时间检测器112的稳定信号130。该时钟发生器106可以接收来自所述供应电源114的电源供应电压126。该时钟发生器106还可以用于根据输入124，126，128和130产生一个时钟信号132，以及一个时钟调节信号134。

该频率控制信号128用于为该时钟发生器106设定一个期望的工作时钟频率，f_clk，它可以是该外部时钟信号124的一个规定的分比。例如，如果该外部时钟信号124的频率为1.6GHz，则该时钟发生器106可以根据该频率控制信号128将该外部时钟信号124除以4，进而产生一个400MHz的时钟信号作为所述时钟信号132提供给所述数字信号处理器108。

如以下作更为具体的描述的那样，该稳定信号130用于向该时钟发生器106指示该电源供应电压126已经被调节到一个足够的水平以与时钟信号132的期望时钟速度相匹配。当该稳定信号130被提供时，该时钟信号132便被应用于所述数字信号处理器108。

操作中，如果期望的工作频率低于当前工作频率，则该时钟信号132和时钟调节信号134的频率在一个尽可能相同的时间变换到一个新的频率值f_regclk＝a(f_clk)，其中a是一个常数。如果期望的工作频率高于当前工作频率，则该时钟调节信号134的频率首先被改变。然后，当该电源供应电压126达到一个新的稳定状态值时，该稳定信号130被维持，且该时钟信号132的频率校正到f_clk＝f_regclk/a。如果a＝1，在稳定状态下，该时钟信号132与该时钟调节信号134具有相同的频率和相位。

该数字信号处理器108与该时钟发生器106和该供应电源114相连接。该数字信号处理器108用于接收来自该时钟发生器106的时钟信号132和来自供应电源114的电源供应电压126，并根据输入132和126产生所述频率控制信号128。该数字信号处理器108还可以用于与一个或多个关联的处理系统(图1中未示)交换输入/输出(I/O)数据136，这些关联的处理系统例如移动通信单元、计算系统等等。

该数字信号处理器108可以是任一合适的数字处理元件，例如一个设计用于进行数学计算的处理器，也可以是可编程处理器，因为该数字信号处理器108可以用于处理不同类型的信息，如声音、图象、视频等等。根据一个实施例，该数字信号处理器108具有变化的工作频率。

该松弛时间检测器112与该时钟发生器106和供应电源114相连接。该松弛时间检测器112用于接收来自该时钟发生器106的时钟调节信号134和来自供应电源114的电源供应电压126，并根据输入134和126产生所述稳定信号130和多个检测输出138。

如以下结合图2更为具体地描述的那样，该松弛时间检测器112可以包含一个关键路径和松弛时间鉴频器。根据本实施例，该松弛时间检测器112包括N个迟延单元和电源供应调节电路，并用于控制该供应电源114以调节该电源供应电压126。所述N个延迟单元相互串联，每一个具有一个延迟(D)，该延迟(D)由该电源供应电压126的一个值所决定，使得应用于第一个迟延单元的一个输出的一个时钟边缘贯穿所述N个迟延单元持续波动。该电源供应调节电路与所述N个迟延单元相关联，能够调节该电源供应电压126，并用于(i)监视至少第k个和第k+1个迟延单元的输出，(ii)确定该时钟边缘是否已达到第k个和第k+1个迟延单元的输出，和(iii)产生一个能够调节该电源供应电压126的控制信号。

该供应电源114与该数字信号处理器108、松弛时间检测器112、多路转换器116和校正器118相连接。该供应电源114用于接收来自该多路转换器116的电源控制信号140、来自该校正器118的额定电压信号142以及该输入电压122，并根据输入140、142和122产生所述电源供应电压126。例如，该电源控制信号140可以包括一个或多个信号，用于指示该供应电源114是否升高电源供应电压126、降低电源供应电压126或维持电源供应电压126不变。该供应电源114可以是电池或其它适合于为数字信号处理器108和松弛时间检测器112提供不同的电源供应电压126的设备。

该多路转换器116与该松弛时间检测器112和校正器118相连接。该多路转换器116用于接收来自松弛时间检测器112的检测输出138和来自校正器118的抽头信号144，并根据输入138和144产生一个电源控制信号140。例如，根据该抽头信号144，该多路转换器116可以向该供应电源114和校正器118提供一个相应子集的检测输出138作为电源控制信号140。如以下结合图4进行更为详细的描述的那样，该多路转换器116可以包括两个或更多的多路转换器。

该校正器118与该供应电源114和多路转换器116相连接。该校正器118用于接收来自该多路转换器116的电源控制信号140和一个复位信号146，并根据输入140和146产生一个额定电压信号142和抽头信号144。该额定电压信号142用于为供应电源114提供一个额定的电源供应电压，作为电源供应电压126在系统100校正期间使用。如以下结合图4进行更为详细的描述的那样，根据用于数字处理系统100的一个自校正处理，该校正器118用于决定合适的检测输出138，以由多路转换器116选取用作电源控制信号140。根据这个决定，校正器118用于为多路转换器116提供合适的抽头信号144。

根据本发明的一个实施例，图2以方框图描述了所述松弛时间检测器112。图示的松弛时间检测器112包含一迟延线；但是，容易理解，该松弛时间检测器112可以包含任意适合的电路，用以测量与时钟调节信号134相关的数字信号处理器108的逻辑门响应，这并不偏离本发明的范围。

该松弛时间检测器112包括一个计时比较电路。根据显示的实施例，该计时比较电路包括多个迟延单元200，该迟延单元200允许对数字信号处理器108计时需求进行测量。每一个迟延单元200用于接收电源供应电压126。每一个迟延单元200还可以用于接收随机的反向偏压201和202。在此，“每一个”意为至少一个确认的项目的子集中的每一个。

在利用反向偏压201和202的实施例中，系统100不仅用于调节电源供应电压126，还用于调节PMOS晶体管的反向偏压201和NMOS晶体管的反向偏压202，从而调节数字信号处理器108的使用电源。在本实施例中，反向偏压201和202被应用于晶体管的门，以改变PMOS器件和NMOS器件的临界电压。

一个起始迟延单元200a用于接收来自时钟发生器106的时钟调节信号134。该时钟调节信号134用于经过每一个延迟单元200时被处理，直至处理由于该迟延单元200被复位而停止。该迟延单元200可以被复位信号204复位，该复位信号204由一个与该时钟调节信号134相连接的反相器206产生。

该松弛时间检测器还包括一个寄存器210，该寄存器210用于接收来自第一个迟延单元200c的输出和第二个迟延单元200d的输出。虽然该第二个迟延单元200d可以直接连接该第一个迟延单元200c，但是容易理解，在该第一个延迟单元200c和第二个迟延单元200d之间可以连接任意适合数量的迟延单元200，这并不偏离本发明的范围。该第一个迟延单元200c和第二个迟延单元200d可根据下文中结合图4的描述予以确定。该寄存器210还可以用于根据来自该第一个迟延单元200c的输出产生第一状态信号220，以及根据来自第二个迟延单元200d的输出产生第二状态信号222。

根据一个实施例，该寄存器210包括一对边沿触发的触发器224，每一个触发器用于接收所述复位信号204作为时钟输入。因此，根据本实施例，第一个触发器224a用于接收来自第一个迟延单元200c的输出，并根据该输出产生所述第一状态信号220，第二个触发器224b用于接收来自该第二个迟延单元200d的输出，并根据该输出产生第二状态信号222。

该松弛时间检测器112还包括一个解码器230，该解码器230用于接收所述第一状态信号220和第二状态信号222，并根据状态信号220和222产生第一和第二电源控制信号232、234。该电源控制信号140可以包括这些电源控制信号232和234。根据一个实施例，该解码器230包括一个反相器236，该反相器236用于转换所述第一状态信号220，从而产生第一电源控制信号232，而第二电源控制信号234与所述第二状态信号222相同。

该松弛时间检测器112还可以包括一个数字滤波器240，该数字滤波器240用于接收所述时钟调节信号134和第一状态信号220。该滤波器240还用于求特定数量的第一状态信号134的平均值，以为时钟发生器106产生一个稳定信号130。根据一个实施例，该滤波器240用于求第2到第8个第一状态信号的平均值，以产生一个稳定信号130。但是，容易理解，该滤波器可以用于求任意适合数量的第一状态信号的求均值，从而产生一个稳定信号130，这并不偏离本发明的范围。

根据一个实施例，在工作中，松弛时间检测器112的初始迟延单元200a接收到一个来自时钟发生器106的时钟调节信号134的时钟上升沿。该逻辑“高”输入信号被提供给紧随其后的迟延单元200b，依此类推，直到复位信号204提供一个逻辑“高”信号时，该时钟调节信号134变为“低”。

虽然松弛时间的工作以两个触发事件进行了描述，即时钟调节信号134的一个上升沿以及随后的下降沿，用以监控松弛时间以及控制电源供应电压126的水平。但是，应当理解，这仅是一种描述方法而已，不应解释为对本发明的范围的限制。所述松弛时间检测器可以被很容易地重新配置，以使时钟控制信号134的一个下降沿和随后的上升沿可以被用作触发事件，以监控松弛时间，并控制电源供应电压126的水平。

寄存器210锁存第一触发器224a中第一迟延单元200c的输出和第二触发器224b中第二迟延单元200d的输出。第一触发器224a的输出，即第一状态信号220，被提供给滤波器240用于求平均值，从而为时钟发生器106产生所述稳定信号130。

此外，该第一状态信号220在解码器230中被反相，以产生第一电源控制信号232，而该第二状态信号222，即来自寄存器210的第二触发器224b的输出，被提供作为第二电源控制信号234。

当来自时钟调节信号134的上升沿的逻辑“高”未能到达第一迟延单元200c时，松弛时间检测器112为所述第一电源控制信号232产生逻辑“高”，并为所述第二电源控制信号234产生逻辑“低”，从而请求提高电源电压。

当来自时钟调节信号134的上升沿的逻辑“高”到达第一迟延单元200c但未能到达第二迟延单元200d时，数字信号处理器在最佳的状态下运行，从而满足计时需求并最小化电源消耗。在此种情况下，松弛时间检测器为所述第一电源控制信号232产生逻辑“低”，并为所述第二电源控制信号234产生逻辑“低”，从而请求电源电压保持不变。

最后，当来自时钟调节信号134的逻辑“高”既到达第一迟延单元200c又到达第二迟延单元200d时，松弛时间检测器为所述第一电源控制信号232产生逻辑“低”，并为所述第二电源控制信号产生逻辑“高”，从而请求降低电源电压。

根据本发明的一个实施例，图3以电路图详细描述了松弛时间检测器112的一个部分。该描述的部分包括一个迟延单元200，一个动态电位转换器300和一个触发器302(图2中未示)。

依据该实施例，该迟延单元200包括一个输入终端304，它用于接收来自延迟线中前一个迟延单元200的输出作为输入信号，如果是初始迟延单元200a，则接收时钟调节信号134作为输入信号。该迟延单元200还包括一个输出终端306，它用于根据在输入终端304收到的输入信号为随后的迟延单元200的输入终端提供一个输出信号。

依据一个实施例，该迟延单元200还包括两个或非(NOR)门308和310。该NOR门308具有两个输入端，每一个输入端均与输入终端304相连接，这样，当输入终端304的信号为逻辑“低”时，NOR门308的输出为逻辑“高”，当输入终端304的信号为逻辑“高”时，NOR门308的输出为逻辑“低”。

该NOR门310与该NOR门308和输出终端306相连接。该NOR门310包含一个用于接收来自NOR门308的输出的输入端，以及一个用于接收复位信号204的输入端。这样，当NOR门308的输出为逻辑“低”时，在延迟单元200的输出终端306提供的NOR门310的输出为逻辑“高”；结果，输入终端304的信号为逻辑“高”，而复位信号204为逻辑“低”。否则，NOR门310的输出为逻辑“低”。

该动态电位转换器300与该迟延单元200的输出终端306相连接，并具有一个PMOS晶体管312和一个NMOS晶体管314。该PMOS晶体管312具有一个与电源供应电压126相连接的源极，一个与时钟调节信号134相连接的栅极以及一个与触发器302相连接的漏极。该NMOS晶体管314具有一个包括接地316的源极，一个与迟延单元200的输出终端306连接的栅极，以及一个与触发器302和PMOS晶体管312的漏极相连接的漏极。该动态电位转换器300用于根据迟延单元200的输出终端306的信号和时钟调节信号134产生一个转换输出318。

该触发器302具有一个边沿触发的触发器，并与晶体管312和314的漏极相连接。该触发器302用于接收来自动态电平转换器300的转换输出318，以及接收复位信号204作为时钟信号，并通过锁存转换输出318产生一个Q输出322，此外还产生一个反相的Q输出324。该反相Q输出324用于提供一个抽头-n信号324供自校正系统110使用，如以下结合图4详细描述的那样。所述抽头-n信号表示第n个迟延单元200的输出。所以，抽头-4信号324对应于迟延线中第4个迟延单元200的输出。

根据一个实施例，在工作中，该时钟调节信号134开始时可以提供一个时钟上升沿。这样，该时钟调节信号134为逻辑“高”，而该复位信号204为逻辑“低”。并且，该迟延单元200的输入终端304的信号可以为逻辑“低”，直至该时钟调节信号134通过前面的迟延单元200传播。所以，根据信号134，204以及输入终端304的信号，该NOR门308产生逻辑“高”，而NOR门310在输出终端306处产生逻辑“低”。

输出终端306处的逻辑“低”关闭了NMOS晶体管314，而时钟调节信号134的逻辑“高”关闭了PMOS晶体管312。在此种情况下，转换输出318保持先前的逻辑“高”状态，从而使抽头-n信号324为逻辑“低”。

一旦时钟调节信号134传播到输入终端304，NOR门308产生一个逻辑“低”，而NOR门310在输出终端306产生一个逻辑“高”。输出终端306处的逻辑“高”开启了NMOS晶体管314，而时钟调节信号134持续的逻辑“高”使PMOS晶体管312保持关闭。在此种情况下，转换输出318变为逻辑“低”，从而使抽头-n信号324变为逻辑“高”。

最后，当时钟调节信号134变为逻辑“低”，并且复位信号204变为逻辑“高”时，NOR门310根据复位信号204在输出终端306产生一个逻辑“低”。该输出终端306的逻辑“低”关闭了NMOS晶体管314，而时钟调节信号134的逻辑“低”开启了PMOS晶体管312。在此种情况下，转换输出318变为逻辑“高”，从而在复位状态使抽头-n信号324变为逻辑“低”。

根据本发明的一个实施例，图4用方块图描述了自校正系统110。除供应电源114，多路转换器116和校正器118外，自校正系统110还具有一迟延线400，一电荷泵402，一开关404以及一电容器406。

作为松弛时间检测器112的一部分，迟延线400也可以具有多个迟延单元200，以及动态电位转换器300和触发器302，如以下结合图3所述。该迟延线400用于为多路转换器116提供每一个抽头-n信号。

对于描述的实施例，该多路转换器116具有第一多路转换器116a和第二多路转换器116b。多路转换器116a和116b各具有一个16∶1的多路转换器。对于该实施例，所述迟延线400用于为15个迟延单元200产生15个抽头-n信号324。但是，容易理解，对于该实施例，所述迟延线400可以具有大于或等于15的任意数量的迟延单元200。此外，容易理解的是，所述迟延线400可以在多路转换器中产生任意适合数量的具有相应变化的抽头-n信号，这并不偏离本发明的范围。

回到描述的实施例，第一多路转换器116a的最低有效位被置于逻辑“高”，其余位接收来自迟延线400的抽头-0至抽头-14的信号324。对于第二多路转换器116b，最高有效位被置于逻辑“低”，其余位接收来自迟延线400的抽头-0至抽头-14的信号324。

该校正器118接收时钟调节信号134，复位信号204和一个开始信号410，并将该时钟调节信号134和复位信号204提供给迟延线400。该校正器118还用于产生一个准备信号412，一个校正信号414以及一个抽头信号416。校正处理可以由复位信号204或在校正器118收到的开始信号410启动，而且，该校正器118可以维持该准备信号412以使系统100准备校正，并可以维持该校正信号414以指示系统100校正处理正在进行中。

以下结合图6进行更为详细的描述，该校正器118可以向第一和第二多路转换器116a和116b提供抽头信号416，以确定抽头-n信号324中的哪一个将被多路转换器116a和116b选中。第一多路转换器116a用于根据抽头信号416选取一个抽头-n信号324，并将该信号324作为第一多路转换器输出x，418提供给校正器118和电荷泵402。第二多路转换器116b用于根据抽头信号416选取一个抽头-n信号324，并将该信号324作为第二多路转换器输出y，420提供给校正器118和电荷泵402。

该校正器118还用于对多路转换器输出(x，y)418和420取样，以在迟延线400中确定将为多路转换器116产生抽头-n信号324的第一和第二迟延单元200。当多路转换器输出(x，y)418和420为(高，低)时，相应的迟延单元200被确定为第一和第二迟延单元200c和200d，供松弛时间检测器112使用。

以下结合图6进行描述，通过为第一多路转换器116a提供逻辑“高”作为最低有效位，以及为第二多路转换器116b提供逻辑“低”作为最高有效位，校正器118能够确定一组抽头-n信号，该组信号对应于将由松弛时间检测器112使用的第一和第二迟延单元200c和200d。例如，如果信号沿迟延线400传播过远，则抽头-14信号324将变为逻辑“高”，从而由初次尝试产生(高，低)以确定迟延单元200c和200d；同样，如果信号沿迟延线400的传播不够远，则抽头-0信号324将变为逻辑“低”，从而由最后一次尝试产生(高，低)以确定迟延单元200c和200d。

该电荷泵402用于接收多路转换器输出(x，y)418和420，并根据输入418和420为供应电源114产生一个参考电压422。该供应电源114用于根据该参考电压422产生所述电源供应电压126。

开关404可以根据准备信号412被闭合。当闭合时，开关404用于将一个额定电源供应电压424连接到电流泵402的输出端，以将该额定电源供应电压424提供给供应电源114作为参考电压422。当断开时，开关404允许电荷泵402提供参考电压422。电容器406将电荷泵402的输出接地316。

根据本发明的一个实施例，图5用方框图描述了开关404。该开关404具有一个NMOS晶体管500，一个PMOS晶体管502和一个反相器504。该NMOS晶体管500具有一个与额定电源供应电压424相连的漏极，一个与准备信号412相连的栅极以及一个与参考电压422相连的源极。该PMOS晶体管502具有一个与额定电源供应电压424相连的源极，一个与反相器504相连的栅极以及一个与参考电压422相连的漏极。该反相器与准备信号412和PMOS晶体管的栅极相连，以使反相器504能够为PMOS晶体管502提供一个反向准备信号412。

因此，当准备信号412被维持时，NMOS晶体管500和PMOS晶体管502被开启，从而允许额定电源供应电压424被提供作为参考电压422。反之，如果准备信号的维持被转换，则NMOS晶体管500和PMOS晶体管502被关闭，从而阻止额定电源供应电压424被提供作为参考电压422，在这种情况下，电荷泵402提供参考电压422。

根据本发明的一个实施例，图6用流程图描述了一种为适应性调节数字处理系统100的电源供应电压102提供自校正的方法。本方法从初始化校正处理的步骤600开始。校正处理可以由校正器接收到一个维持的复位信号204，或者一个维持的开始信号410开始，或者以任意其它合适的方式开始。

在步骤602，校正器118复位一个计数器用以保持系统的稳定。在步骤604，校正器118维持准备信号412。根据图4的实施例，该准备信号412使开关404闭和，从而使额定电源供应电压424被提供给供应电源114作为参考电压422。

在步骤606，校正器118将抽头信号416设置为最大值。回到图4的实施例，该抽头信号416被设置为二进制的1111，即十进制的15。在步骤608，校正器118启动计数器。

在判断步骤610，校正器118根据计数器是否溢出作出决定。根据一个实施例，计数器可以在约1.0毫秒后溢出；但是，应理解，该计数器可以在任意合适的时间量后溢出，该时间量允许额定电源供应电压424通过系统100传播。如果计数器没有溢出，则过程将沿着否(No)的分支保持在判断步骤610，直至计数器溢出。如果计数器溢出，则过程沿是(Yes)的分支由判断步骤610进入步骤612。

在步骤612，校正器118维持该校正信号414，以通知系统100校正处理正在进行中。在步骤614，校正器118通过检查多路转换器输出418和420对抽头信号416确定的抽头取样。例如，当抽头信号416为二进制的1111时，多路转换器输出(x，y)418和420对应于抽头-14信号324和逻辑“低”，即(抽头-14，0)。如果抽头-14信号为逻辑“高”，结果即为(1，0)，而如果抽头-14为逻辑“低”，则结果为(0，0)。

在判断步骤616，校正器118根据步骤614的输出结果是否为(1，0)作出判断，(1，0)意味着正确的第一和第二迟延单元200已被确定。如果输出结果不是(1，0)，则过程从判断步骤616沿否(No)的分支进到步骤618。在步骤618，校正器对抽头信号416减值，然后回到步骤614，在那里校正器118对减值后的抽头信号416确定的新的抽头信号进行取样。

回到判断步骤616，如果结果为(1，0)，则过程沿是(Yes)的分支从判断步骤161进到步骤620。在步骤620，校正器118对校正信号414和准备信号412进行维持转换。在步骤622，数字处理系统100通常利用由抽头信号416确定的抽头进行操作，以确定将被松弛时间检测器112使用的第一和第二迟延单元200，决定是否为合适的系统运行调节电压供应电压126。然后过程结束。

虽然本发明已经通过多个实施例进行了描述，但是本领域的熟练技术人员可以对其进行各种变化和修改。这些变化和修改同样应该属于本发明的范围。

Claims (20)

1、一种用于为适应性调节数字处理系统中的电源供应电压提供自校正的方法，其特征在于包括：

向所述系统提供一个额定电源供应电压作为电源供应电压；

通过一迟延线传播一个时钟调节信号，所述迟延线具有多个迟延单元，并可根据所述额定供应电压而运行；

对多对迟延单元进行取样，直至第一和第二迟延单元被确定，该确定是根据在一个特定的时间所述第一迟延单元接收到所述时钟调节信号，而所述第二迟延单元未能接收到所述时钟调节信号；

向所述系统提供一个参考电压作为电源供应电压；和

利用所述第一和第二迟延单元运行所述系统以确定是否为所述系统调节所述电源供应电压。

2、如权利要求1所述的方法，其特征在于，运行所述系统包括：

接收所述电源供应电压；

接收所述时钟调节信号；

通过所述迟延线传播所述时钟调节信号；

检查所述第一迟延单元的一个输出以及所述第二迟延单元的一个输出；

根据所述第一和第二迟延单元的所述输出确定是否请求提高电源电压；和

当根据所述第一和第二迟延单元的所述输出作出决定请求提高电源电压时，发送一个电源控制信号以请求提高电源电压。

3、如权利要求2所述的方法，其特征在于，运行所述系统包括：

当根据所述第一和第二迟延单元的所述输出作出决定不请求提高电源电压时，确定是否根据所述第一和第二延迟单元的所述输出请求降低电源电压；和

当根据所述第一和第二迟延单元的所述输出作出决定请求降低电源电压时，发送一个电源控制信号以请求降低电源电压。

4、如权利要求1所述的方法，其特征在于，还包括根据所述第一迟延单元的一个输出产生一个稳定信号。

5、如权利要求1所述的方法，其特征在于，还包括接收一个校正初始化信号。

6、如权利要求5所述的方法，其特征在于，所述校正初始化信号为复位信号和开始信号中的一个。

7、一种用于为适应性调节数字处理系统中的电源供应电压提供自校正的方法，其特征在于包括：

将一个抽头信号设置为最大值；

通过一迟延线传播一个时钟调节信号，所述迟延线具有多个迟延单元；

对所述迟延线中的第一对抽头进行取样，每一个抽头对应所述迟延单元中的一个；

确定第一对抽头是否对应于第一和第二迟延单元，所述第一和第二延迟单元根据在一个特定的时间，所述第一迟延单元接收到所述时钟调节信号而所述第二迟延单元未能接收到所述时钟调节信号而被确认；

当确定所述第一对抽头对应于所述第一和第二迟延单元时，终止所述校正；和

利用所述第一和第二迟延单元运行系统，以决定是否为所述系统调节电源供应电压。

8、如权利要求7所述的方法，其特征在于还包括：

当确定所述第一对抽头与所述第一和第二迟延单元不对应时，对所述抽头信号进行减值；

对所述迟延线中随后的一对抽头进行取样，该对随后的抽头对应于所述减值的抽头信号；

确定该对随后的抽头是否对应所述第一和第二迟延单元；和

当确定该对随后的抽头对应于所述第一和第二迟延单元时，终止所述校正。

9、如权利要求8所述的方法，其特征在于还包括：

当确定该对随后的抽头与所述第一和第二迟延单元不对应时，对抽头信号进行减值，并对迟延线随后的一对抽头进行取样，该对随后的抽头对应于所述减值的抽头信号，直到确定该对随后的抽头对应于所述第一和第二迟延单元。

10、如权利要求7所述的方法，其特征在于还包括启动一个自校正处理。

11、如权利要求10所述的方法，其特征在于，启动一个自校正过程是根据接收到的复位信号和开始信号中的一个启动所述自校正处理。

12、如权利要求7所述的方法，其特征在于还包括：

维持一个准备信号；

监控一个计数器以决定是否已经过一个特定的时间量；和

当所述特定的时间量经过后，维持一个校正信号。

13、如权利要求12所述的方法，其特征在于，所述准备信号用于向所述系统提供一个额定电源电压作为电源供应电压，直到所述第一和第二迟延单元被确定。

14、一个用于为适应性调节数字处理系统中的电源供应电压提供自校正的系统，其特征在于包括：

一个供应电源，用于为所述系统产生一个供应电源电压；

一个与所述供应电源相连接的松弛时间检测器，该松弛时间检测器用于产生多个检测输出。

一个与所述供应电源和所述松弛时间检测器相连接的多路转换器，该多路转换器用于接收所述检测输出，并根据所述检测输出产生一个电源控制信号；和

一个与所述供应电源和所述多路转换器相连接的校正器，该校正器用于确定将被所述多路转换器选作所述电源控制信号的检测器输出的一个子集，所述供应电源用于根据所述电源控制信号产生所述电源供应电压。

15、如权利要求14所述的系统，其特征在于，所述松弛时间检测器用于接收一个时钟调节信号和所述电源供应电压，并根据所述时钟检测信号和所述电源供应电压产生所述检测器输出。

16、如权利要求14所述的系统，其特征在于，所述校正器用于接收来自所述多路转换器的所述电源控制信号，并根据所述电源控制信号产生一个额定电压信号和一个抽头信号。

17、如权利要求16所述的系统，其特征在于，所述供应电源用于根据所述电源控制信号和所述额定电压信号产生所述电源供应电压。

18、如权利要求14所述的系统，其特征在于，所述供应电源为电池。

19、如权利要求14所述的系统，其特征在于，所述松弛时间检测器具有一迟延线，该迟延线具有多个迟延单元，每一个迟延单元具有一个相应的动态电位转换器和触发器。

20、如权利要求14所述的系统，其特征在于，所述多路转换器具有第一多路转换器和第二多路转换器。

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