JP4557230B2 - チップ、マイクロプロセッサーチップ、システム - Google Patents

Description

本願発明は、発生器クロックを供給するクロック発生器を有するチップ、マイクロプロセッサーチップ、システムに関する。

マイクロプロセッサーのような近年の集積回路（ＩＣ）では、他の素子間の回路スイッチングによる電源ノイズを抑制することが、一層困難になっている。例えば、クロックゲートは、平均電力消費を制御する一般的な方法である。しかしながら、残念なことに、素子の大部分がオン又はオフに切り替えられると、大きな電流の変化が生じ得る。それにより、電源回路の応答（例えば、電圧降下）を引き起こす。クロック分配網により駆動される回路は、このような降下の間、高周波数で動作能力が低下する。一方で、位相ロックループ（ＰＬＬ）周波数発生器のようなクロック発生器は、それらの目標の周波数において動作し続けるよう設計され得る。この不調和を是正するいくつかの従来の解決法には、クロックにより駆動される回路がそのような降下の間に安定して動作し得るよう、全体的に低下した目標周波数でクロック発生器を動作する方法がある。新たな方法が望まれる。

クロック発生器は、一般に、位相ロックループ（ＰＬＬ）周波数合成器を利用し、電源スパイク及びノイズに対し回復力のある、堅調な一定周波数源を生成する。残念なことに、大きな電源降下により、（マイクロプロセッサーコアのような）回路は、正常な機能が失われ、正常な周波数レベルで正しく動作できなくなり得る。従って、電源降下の間、このような回路は、ＰＬＬにより生成された周波数で動作不可能になり得る。

本願発明は、発生器クロックを供給するクロック発生器を提供する。

本願明細書で開示されるいくつかの実施例では、電源降下が生じている間、クロック発生源は、ＰＬＬ発生器から、電源レベルに従う周波数を有する補助発振器へ切り替えられ得る。従って、電源降下を低減する。

本願発明の実施例は、添付の図面に例として図示されるが、これらに限定されない。また、複数の図面で、類似の参照符号を用い同様の要素を参照する。

図１Ａ及び図１Ｂを参照する。クロック発生器１００は、クロック分配網１１０と結合され、クロック分配網１１０に発生器クロック（ＣＬＫ ＯＵＴ）を供給する。クロック発生器１００は、一般に、第１のクロック源（ＰＬＬ１０２）、選択制御回路１０４、第２のクロック源（遅延線１０６を有する補助発振器１０５）及びマルチプレクサ（ｍｕｘ）１０８を有する。これらの要素は互いに図示されるように結合されている。クロック発生器１００は、入力において、ＰＬＬ１０２により利用される基準クロック信号（ＲＥＦ ＣＬＫ）を受信し、そして出力において、発生器クロック（ＣＬＫ ＯＵＴ）を生成する。

図１Ｂに示されるように、ＰＬＬは、実質的に一定の周波数（Ｆ_ＰＬＬ）を生成する。一定の周波数（Ｆ_ＰＬＬ）は、代わりの第２のクロック源が電源電圧降下の間に利用できない場合にあるべき値（例えば、Ｆ_{ＰＬＬ ＯＬＤ}）より高い値であり得る。第２のクロック源（補助発振器１０５）の周波数（Ｆ_ＯＳＣ）は、実質的に電源のレベルに従う。従って、Ｆ_ＯＳＣは、ＰＬＬ周波数より下に降下すると（電源降下を示す）、補助発振器１０５は、ＰＬＬの代わりにクロック発生器１００のクロック源として切り替えられる。反対に、補助発振器の周波数（Ｆ_ＯＳＣ）がＰＬＬの周波数より上に回復すると、ＰＬＬは、クロック発生源として切り替え直される。

図示されたマルチプレクサ１０８は、２：１マルチプレクサである。マルチプレクサ１０８は、出力、第１及び第２の入力、並びに選択制御回路１０４と結合されマルチプレクサの出力と結合されるべき第１又は第２の入力を選択する制御入力を有する。ＰＬＬ１０２は、マルチプレクサの１つの入力と結合される。マルチプレクサの他の入力は、遅延線１０６の出力と結合される。遅延線１０６の入力は、マルチプレクサ１０８の出力であるクロック発生器の出力と結合される。選択制御回路は、マルチプレクサ１０８の制御入力と結合され、更にＰＬＬ１０２の出力及び遅延線１０６の出力とも結合され、それらのクロック（Ｆ_ＰＬＬ及びＦ_ＯＳＣ）を監視する。

ＰＬＬ１０２は、如何なる適切なＰＬＬ回路を有し、入力基準クロックに従うＰＬＬ出力クロックを生成するよう実施されて良い。いくつかの実施例では、ＰＬＬは、電源からのノイズを適度に除去されたクロック信号を生成する。同様に、遅延線１０６は、如何なる適切な回路を有し実施されて良い。図示された実施例は、奇数個の縦列段を有し、ＰＬＬ出力クロックを正常動作状態に導くクロックを生成するため、適切な遅延（例えば、２分の１又は１と２分の１周期）を提供する。遅延線１０６は、クロック分配網１１０内の１つ以上の関連回路に電力を供給する電源（例えば、電源電圧）により電力を供給される。このように、遅延線１０６は、クロック分配網又はマイクロプロセッサーコア内の関連回路の電源レベルに逆比例する遅延を供給する。遅延されたＰＬＬ出力の生成は、（ＰＬＬがマルチプレクサにおいて選択された場合）（例えば、ヒューズトリミングを介して）調整し得るので、ＰＬＬ出力クロックを適正に導く。電源レベルが低下すると遅延量が増大し、電源降下が十分大きい場合、その周波数（Ｆ_ＯＳＣ）を最終的にＰＬＬ周波数より遅れさせる。これは、概略が図１Ｂに示され、より詳細には図２Ｂ（以下に説明される）に示される。

動作中、選択制御回路１０４は、ＰＬＬ及び遅延線の出力において生成された周波数を監視し、そしてどちらが進んでいるかを決定する。遅延線１０６は、通常動作時に、ＰＬＬ信号周波数より進むよう構成される。この間、選択制御回路１０４は、マルチプレクサを制御し、ＰＬＬをクロック発生器のクロック源として選択し、クロック出力（ＣＬＫ ＯＵＴ）信号を供給する。

電源降下が生じると、遅延線が出力する周波数（Ｆ_ＯＳＣ）は低下する。電源降下が十分大きいと、Ｆ_ＯＳＣは最終的にＰＬＬ周波数より遅れ始める。選択制御回路１０４は、これを検出し、マルチプレクサ１０８にＰＬＬの代わりに遅延線の出力を選択させる。この選択が生じると、遅延線１０６の入力は、遅延線１０６の出力と結合される。従ってループは閉じられ、リング発振器が形成される。リング発振器は、クロック生成器の出力においてクロックを生成する。生成された周波数（Ｆ_ＯＳＣ）は、一般に電源レベルに従い、当該クロック分配及びマイクロプロセッサーコア回路が処理可能なクロックを供給する。

図２Ａ及び２Ｂは、いくつかの実施例によるクロック発生器１００、特に選択制御回路１０４のより詳細な実装を示す。選択制御回路１０４は、一般に第１の位相検出器２０２、第２の位相検出器２０３、及びＲ／Ｓラッチ２１２を有する。第１の位相検出器２０２の出力は、Ｒ／Ｓラッチ２１２のセット（Ｓｅｔ）入力と結合される。同時に第２の位相検出器２０３の出力は、ラッチのリセット（Ｒｅｓｅｔ）入力と結合される。一方、Ｒ／Ｓラッチの出力は、マルチプレクサ１０８の制御入力と結合され、ＰＬＬ又は補助発振器（遅延線１０６）の何れかを選択し、クロック発生器の出力を通過させる。（留意すべき点は、遅延線及び補助発振器の用語が、便宜上同義的に用いられ得ることである。しかしながら、この実施例では、遅延線は、遅延線の出力がマルチプレクサを介して遅延線の入力と結合されるまで発振器を形成しないことが理解される。）
第１の位相検出器２０２は、補助発振器の周波数（Ｆ_ＯＳＣ）がＰＬＬ周波数（Ｆ_ＰＬＬ）を下回った時を検出する。この周波数の逆転が生じると、第１の位相検出器２０２は、Ｒ／Ｓラッチを設定し、マルチプレクサ１０８を制御しＰＬＬの代わりに遅延線１０６を選択する。これにより、補助発振器１０５を確立させ、クロック発生器の出力にクロックを提供する。

第２の位相検出器２０３は、補助発振器の周波数が回復しＰＬＬ周波数を上回った時を検出する。この周波数の逆転が生じると、第２の位相検出器２０３は、Ｒ／Ｓラッチ２１２をリセットし、マルチプレクサ１０８を制御し再びＰＬＬをクロック発生器の出力に選択する。

第１の位相検出器は、位相及び／又はＰＬＬと補助発振器の信号間の周波数の差分を検出する如何なる適切な回路を有し実施されて良い。図示された実施例では、位相検出器２０２は、フリップフロップ（例えばＤフリップフロップ）型の検出器を有し実施される。各周期の間、位相検出器２０２は、ＰＬＬのエッジが最初に到来するとアサートされ、補助発振器のエッジが最初に到来するとアサート解除される。従って、図２Ｂに示されるように、通常動作状態では（「Ｓｗａｐ」はアサート解除され、及びＦ_ＯＳＣはＦ_ＰＬＬを上回っている）、遅延線のエッジは、位相検出器２０２に最初に到来し、従ってＲ／Ｓラッチ２１０の出力をアサート解除に維持し、ＰＬＬをクロック発生源として選択する。しかしながら、Ｆ_ＯＳＣがＦ_ＰＬＬより遅れた場合、位相検出器２０２はアサートし、従ってＲ／Ｓラッチ２１０を設定し、ＰＬＬの代わりに遅延線（補助発振器）をクロック源として選択させる。これは、図２ＢのＳｗａｐ信号のＬｏｗからＨｉｇｈへの遷移により示される。第１の位相検出器２０２のアサートはまた、循環型位相検出器２０３を活性化する。循環型位相検出器２０３は、電源が降下から回復しそしてＦ_ＯＳＣの累積された位相がＦ_ＰＬＬの累積された位相と再び合うクロスバックポイントを追跡し始める。

第２の位相検出器２０３は、補助発振器の累積された位相がＰＬＬの累積された位相と交差する（再び上回る）時を検出する、如何なる適切な回路を有して良い。正しい時にシームレスに且つ誤動作無しにクロックを切り替えることが望ましい。図示された実施例では、起動されると、このような複数の周期に亘る変化を検出可能な循環型位相検出器が利用される。循環型位相検出器２０３は、一般にマルチプレクサ２０４Ａ／Ｂ、フリップフロップ２０６Ａ／Ｂ、位相検出器（例えば、第１の位相検出器に利用される種類）２０８、及びＮＡＮＤゲート２１０を有する。これらは図示されるように互いに結合される。循環型位相検出器２０３は、第１及び第２（「Ａ」及び「Ｂ」）の部分に分割される。各部分は、１つ以上の互いに縦列に結合されたフリップフロップ段２０６Ａ／Ｂと結合された、マルチプレクサ２０４Ａ／Ｂを有する。フリップフロップ段２０６Ａ／Ｂの出力は、再びマルチプレクサと結合される。マルチプレクサ２０４Ａ／Ｂの入力には、固定された「１」及び「０」の入力が印加される。各フリップフロップ段２０６Ａ／Ｂの出力はまた、関連する位相検出器２０８と結合される。そして各位相検出器２０８の出力は、ＮＡＮＤゲート２１０の入力と結合される。ＮＡＮＤゲート２１０の出力は、Ｒ／Ｓラッチ２１２のリセット入力と結合される。

第１の循環型部分（「Ａ」部分）は、ＰＬＬクロック（Ｆ_ＰＬＬ）に従う。同時に第２の循環型部分（「Ｂ」部分）は、補助発振器クロック（Ｆ_ＯＳＣ）に従う。最初に、例えば起動時、フリップフロップ連鎖２０６Ａ／Ｂは、アサート解除（「０」）状態にリセットされる。そして位相検出器２０８の出力はアサートされ、ＮＡＮＤゲート２１０をアサート解除させる。通常動作状態では（つまり、ＰＬＬがクロック発生器の出力を供給し、及びＦ_ＰＬＬがＦ_ＯＳＣを上回っている）、各マルチプレクサ２０４Ａ／Ｂにおいて「０」入力が選択され、「０」は各部分を循環する。しかしながら、第１の位相検出器２０２がアサートすると（補助発振器の周波数がＰＬＬの周波数を下回ると）、マルチプレクサ２０４Ａ／Ｂは「１」入力を選択する。これにより、１周期幅のトークン（「１」）は、各フリップフロップ連鎖を通過する。実質的に、第１及び第２の連鎖の間の「トークン」の競争が生じる。Ｆ_ＯＳＣ及びＦ_ＰＬＬの位相は、図２Ｂに斜めの線により示されるように、対毎に繰り返し比較される。この比較が生じると、各位相検出器２０８の出力は、どちらの連鎖のトークンが、所与の位相検出器において最初にアサートするかに依存する。これは、どちらのクロック（Ｆ_ＯＳＣ又はＦ_ＰＬＬ）のエッジがその位相検出器２０８段のフリップフロップに最初に到来するかに依存する。（位相検出器２０８の出力の初期状態は、Ｈｉｇｈである。）ＰＬＬのクロックは、通常、最初は進んでいるので、そのフリップフロップをアサートし、そしてその段の位相検出器２０８をＨｉｇｈに維持する。しかしながら、補助発振器のクロック周波数が再びＰＬＬの周波数を上回った後、どこかで下回ると、こうして累積された位相は、ＰＬＬの累積された位相より進む。これは、最初にフリップフロップの１つをアサートさせ、次に関連する位相検出器２０８をＬｏｗにする。これにより、ＮＡＮＤ出力はアサートされる。次にＲ／Ｓラッチ２１２はリセットされる。この結果、Ｒ／Ｓラッチの出力は再びマルチプレクサ１０８を制御し、ＰＬＬ１０２をクロック発生器の出力の信号源として選択する。これは、図２ＢのＳｗａｐ信号が再びＬｏｗになることにより示される。

留意すべき点は、この実施例では、第２の（循環型）位相検出器２０３が、４個の位相検出器２０８段を有するので、４周期まで追跡できることである。個別の設計の検討によるが、しかしながら、より多くの又はより少ない段が実施され得る。更に、本願発明は、第２の位相検出器回路の特定の実装に制限されないことが理解されるべきである。遅延時間、正確な追跡等のような個別の設計の検討により、選択制御回路１０４に他の適切な回路が用いられ得る。以下に、別の実施例を説明する。

図３Ａ及び図３Ｂは、いくつかの他の実施例によるクロック発生器３００を示す。クロック発生器３００は、クロック発生器１００と同様であるが、異なる選択制御回路３０４、大きい遅延（例えば、１周期）及び選択制御回路３０４へのタップオフフィードバック（例えば、４分の３周期）を有する遅延線３０６、並びにマルチプレクサの代わりにハイブリッド完成回路３１６を有する点が異なる。（図４は、いくつかの実施例によるハイブリッド完成回路３１６を示す。）
遅延線３０６における１周期の遅延は、より大きい遅延耐性を提供する（例えば、種々の遅延の長さを提供し、異なる周波数閾値に調整する）。ハイブリッド完成回路は、自動切り替えを可能にする。つまり、近距離の（例えば、４分の１周期まで）切り替えは、完成回路３１６により自動的に実行され、選択制御回路３０４を待つ必要がない。完成回路３１６は、位相が遅れて到来した（つまり、他より遅い信号）Ｆ_ＰＬＬ又はＦ_ＯＳＣの何れかのクロック信号を通過させる。この「シームレスな」切り替えは、選択制御回路３０４が準安定を処理するためのいくらかの時間を獲得する。図示された実施例では、準安定耐性は、選択制御回路３０４で拡張される。選択制御回路３０４には、第１の位相検出器３０２に２つのフリップフロップ、及びＮＡＮＤゲート２１０とＲ／Ｓラッチ２１２の間に更に２つのフリップフロップ、及び遅延線３０６において３分の４タップが追加されている。完成回路３１６の利用により、選択制御回路３０４からの位相検出は、大きなウインドウに亘る動作（例えば、降下後０．２５周期まで）を必要としない。

図４は、いくつかの実施例によるハイブリッド完成回路３１６を示す。完成回路３１６は、オーバーライド信号（Ｆ_ＰＬＬオーバーライド及びＦ_ＯＳＣオーバーライド）がインアクティブ（Ｌｏｗ）になると、従来のＣエレメントとして動作する。何れかのオーバーライド信号に合わせることにより、結果として対応する入力を無視し、従って回路を他の入力信号のインバーターに変える。従って、図示された実施例では、Ｆ_ＯＳＣオーバーライド入力はＬｏｗに設定され、及びＦ_ＰＬＬオーバーライド入力はＳｗａｐ信号と（Ｒ／Ｓラッチ２１２の出力で）結合される。

このように、通常動作では（電源が降下していない場合）、Ｓｗａｐ信号はＬｏｗである。その結果、ハイブリッド完成回路３１６は、従来の完成回路として動作する。（Ｆ_ＯＳＣ及びＦ_ＰＬＬから）到来する最新のクロックエッジは、出力と結合する。従って、通常状態（遅延線のクロックがＰＬＬクロックより進んでいる）では、ＰＬＬは、クロック発生器３００のクロック源として機能する。一方、電圧降下の間、遅延線のクロックがＰＬＬのクロックより遅れている場合、完成回路３１６は、ＰＬＬのクロックの代わりに、遅延線の出力をクロック発生器の出力と効果的に結合する。その間、電圧降下が持続すると（例えば、４分の１周期後）、第１の位相検出器３０２は、クロスオーバーを検出し、そしてＳｗａｐ信号をＨｉｇｈにし、従ってＦ_ＰＬＬオーバーライドをアサートし、結果として、位相差が完成回路３１６の範囲外になる時まで遅延線の出力をクロック発生器の出力と結合する。従って、（遅延線に結合された）補助発振器は、降下が生じている間、Ｆ_ＯＳＣの累積位相が再びＦ_ＰＬＬより進み、そしてＳｗａｐ信号を再びＬｏｗにし、回路が以上に説明したように動作するまで、クロック発生源として機能する。

図５は、コンピューターシステムのある例を示す。図示されたシステムは、一般にプロセッサー５０２を有する。プロセッサー５０２は、電源５０４、無線インターフェース５０６、及びメモリー５０８と結合される。プロセッサー５０２は、電源５０４と結合され、動作中に電源５０４から電力を受信する。プロセッサー５０２は、無線インターフェース５０６及びメモリー５０８と個別のポイント・ツー・ポイント接続で結合され、それぞれの構成要素と通信する。プロセッサー５０２はまた、本願明細書に開示された本願発明のクロック発生回路により構成された、１つ以上のクロック発生回路５０３を有する。例えば、クロック発生器５０３は、クロック信号をマイクロプロセッサー５０２内のコアへ供給するよう結合され得る。無線インターフェースは、プロセッサー５０２を例えば無線ルーターを通じて無線網と通信可能に接続するよう機能する。

留意すべき点は、図示されたシステムが、異なる形式で実施され得ることである。つまり、図示されたシステムは、単一のチップモジュール、回路基板、又は複数の回路基板を有する筐体に実装され得る。同様に、図示されたシステムは、１つ以上の完全なコンピューターを構成し得る。又は、代案として、図示されたシステムは、計算システム内で利用される構成要素を構成し得る。

本願発明は、説明された実施例に制限されないが、請求の範囲の精神と範囲に含まれる変更及び代替と共に実施され得る。例えば、本願発明は、全ての種類の半導体集積回路（ＩＣ）チップを有する利用に適用可能であることが明らかである。これらＩＣチップの例は、プロセッサー、コントローラー、チップセット部品、プログラム可能なロジックアレイ（ＰＬＡ）、メモリーチップ、ネットワークチップ、等を包含するが、これに制限されない。

更に、例として大きさ／型／値／範囲が与えられ得るが、本願発明はこれらに制限されないことが明らかである。製造技術（例えば、フォトリソグラフィ）は、時間の経過と共に進歩するので、より小型の装置が製造され得る。更に、よく知られているＩＣチップ及び他の部品への電源／接地接続は、図及び説明の簡略化のため、及び本願発明の不明瞭化を回避するため、図中に示される場合も示されない場合もある。更に、構成は、本願発明を不明瞭にするのを避けるため、また、そのようなブロック図の構成の実装に関する詳細事項は本願発明が実施されるべきプラットフォームに大きく依存するという事実から、ブロック図の形式で示されない。つまりこのような詳細事項は、当業者には明らかである。詳細事項（例えば、回路）は、本願発明の実施例の説明を目的として説明されたが、当業者には、本願発明は、これら詳細事項を用いず実施され得ること、又はこれら詳細事項の変形を用いて実施され得ることが明らかである。従って、本願明細書の記載は説明であり、制限ではない。

いくつかの実施例による、本願発明のクロック発生システムのブロック図である。 動作電源レベル及びいくつかの実施例による図１Ａのシステムのクロック発生源周波数を示すグラフである。 いくつかの実施例による、図１のシステムにおける利用に適した、クロック発生システムのブロック図である。 いくつかの実施例による、図２Ｂのシステムの動作を示すタイミング図である。 クロック発生システムの別の実施例のブロック図である。 いくつかの実施例による、図３Ａのシステムの動作を示すタイミング図である。 いくつかの実施例による、図３Ａのシステムにおける利用に適した、完成回路のブロック図である。 いくつかの実施例による、本願発明のクロック発生システムを有するコンピューターシステムのブロック図である。

符号の説明

１００、５０３ クロック発生器
１０２ ＰＬＬ
１０４、３０４ 選択制御回路
１０５ 補助発振器
１０６、３０６ 遅延線
１０８、２０４Ａ／Ｂ マルチプレクサ
１１０ クロック分配網
２０２ 第１の位相検出器
２０３ 第２の位相検出器（循環型位相検出器）
２０６Ａ／Ｂ フリップフロップ
２０８ 位相検出器
２１０ ＮＡＮＤゲート
２１２ Ｒ／Ｓラッチ
３０２ 第１の位相検出器
３１６ 完成回路
５０２ マイクロプロセッサー
５０４ 電源
５０６ 無線インターフェース
ＲＥＦ ＣＬＫ 基準クロック信号
ＣＬＫ ＯＵＴ 発生器クロック

Claims (13)

1. チップであって、
   実質的に安定な第１のクロックを供給する第１のクロック源、
   実質的に電源に従う周波数を有する第２のクロックを供給する第２のクロック源、
   前記第１及び第２のクロックの間の位相差に基づき前記第１又は第２のクロックの一方を選択する選択制御回路、
   前記選択制御回路が行った選択に従い、前記第１又は第２のクロックの一方を出力するマルチプレクサ、
   を有し、
   前記第２のクロック源は、前記マルチプレクサの出力と前記マルチプレクサの入力の間に結合された遅延線を有し、前記第２のクロックを供給するリング発振器である、
   ことを特徴とするチップ。
2. 前記第１のクロック源は、前記第１のクロックを供給するＰＬＬ回路を有する、請求項１記載のチップ。
3. 前記選択制御回路は、前記遅延線に生成された周波数が前記ＰＬＬの出力より進んでいる場合に、前記第１のクロックを選択する、請求項１記載のチップ。
4. 前記選択制御回路は、前記遅延線に生成された周波数が前記ＰＬＬの出力より遅れている場合に、前記第２のクロックを選択する、請求項３記載のチップ。
5. マイクロプロセッサーチップであって、
   クロック分配網と結合され前記クロック分配網に発生器クロックを供給するクロック発生器を有する少なくとも１つのコア、
   を有し、
   前記クロック発生器は、
   前記クロック分配網へ、第１のクロックを供給する第１のクロック源及び少なくとも間接的に電源に従う周波数を有する第２のクロックを供給する第２のクロック源、
   前記第１及び第２のクロックの間の位相差に基づき前記第１又は第２のクロックの一方を選択する選択制御回路、
   前記選択制御回路が行った選択に従い、前記第１又は第２のクロックの一方を出力するマルチプレクサ、
   を有し、
   前記第２のクロック源は、前記マルチプレクサの出力と前記マルチプレクサの入力の間に結合された遅延線を有し、前記第２のクロックを供給するリング発振器である、
   ことを特徴とするマイクロプロセッサーチップ。
6. 前記第１のクロック源は、前記第１のクロックを供給するＰＬＬ回路を有する、請求項５記載のマイクロプロセッサーチップ。
7. 前記選択制御回路は、前記遅延線に生成された周波数が前記ＰＬＬの出力より進んでいる場合に、前記第１のクロックを選択する、請求項５記載のマイクロプロセッサーチップ。
8. 前記選択制御回路は、前記遅延線に生成された周波数が前記ＰＬＬの出力より遅れている場合に、前記第２のクロックを選択する、請求項７記載のマイクロプロセッサーチップ。
9. システムであって、
   （ａ）クロック分配網と結合されたクロック発生器を有する少なくとも１つのコアを有し、前記クロック分配網に発生器クロックを供給するマイクロプロセッサーであって、
   前記クロック発生器は、
   前記クロック分配網へ、第１のクロックを供給する第１のクロック源及び少なくとも間接的に電源に従う周波数を有する第２のクロックを供給する第２のクロック源、
   前記第１及び第２のクロックの間の位相差に基づき前記第１又は第２のクロックの一方を選択する選択制御回路、
   前記選択制御回路が行った選択に従い、前記第１又は第２のクロックの一方を出力するマルチプレクサ、
   を有する、
   マイクロプロセッサー、及び
   （ｂ）前記マイクロプロセッサーと結合され、前記マイクロプロセッサーを無線網と通信可能に接続する、無線インターフェース、
   を有し、
   前記第２のクロック源は、前記マルチプレクサの出力と前記マルチプレクサの入力の間に結合された遅延線を有し、前記第２のクロックを供給するリング発振器である、
   ことを特徴とするシステム。
10. クロック発生器を有するチップであって、
    前記発生器は、
    実質的に安定した第１のクロックを供給する手段、及び
    実質的に電源に従う周波数を有する第２のクロックを供給する手段、
    前記第１及び第２のクロックの間の位相差に基づき前記第１又は第２のクロックの一方を選択する選択制御回路、
    前記選択制御回路が行った選択に従い、前記第１又は第２のクロックの一方を出力するマルチプレクサ、
    を有し、
    前記第２のクロックを供給する手段は、前記マルチプレクサの出力と前記マルチプレクサの入力の間に結合された遅延線を有し、前記第２のクロックを供給するリング発振器である、
    ことを特徴とするチップ。
11. 前記第１のクロックを供給する手段は、ＰＬＬ回路を有する、請求項１０記載のチップ。
12. 前記選択制御回路は、前記遅延線に生成された周波数が前記ＰＬＬの出力より進んでいる場合に、前記第１のクロックを選択する、請求項１０記載のチップ。
13. 前記選択制御回路は、前記遅延線に生成された周波数が前記ＰＬＬの出力より遅れている場合に、前記第２のクロックを選択する、請求項１２記載のチップ。

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