CN101686054A - 同步频率合成器 - Google Patents

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Abstract

提出了用于时钟发生的装置。在一个实施例中，该装置包括相位内插器，其生成相位值落在与两个输入时钟相关联的基准相位以内的输出。逻辑单元被耦合以确定对相位内插器的数个相位设置。分频器被耦合到相位内插器以基于可修改分频器设置生成输出时钟。

Description

同步频率合成器
技术领域
本发明的实施例涉及时钟发生，尤其涉及同步频率合成器。
背景技术
计算机使用时钟倍频器将低频外部时钟信号倍频成高频时钟信号。这样的倍频器可用于允许微处理器或其一部分能工作在比系统的其他部分更高的频率。或者，微处理器用的高频时钟信号可被分频成低频以迎合诸如举例而言SATA(串行ATA)、AGP(加速图形端口)、PCI-E(高速外围组件互连)、SCSI(小型计算机系统接口)等输入/输出总线的操作。一般而言，集成电路利用时钟信号来同步IC的不同部分。
在将计算机组件(例如，微处理器)设置为在高于制造商所指定的时钟频率运行时，便发生超频。一些制造商在超频环境下进行测试以确定不同工作条件下各组件的安全边际。在将同步电路的工作频率修改成在低于规范的时钟频率运行时，便发生降频，其也被称为减频。常规电路通过修改时钟发生电路的分频器/倍频器比来执行超频或降频。每当设置了新分频器/倍频器比时，时钟频率就陡变。结果，在时钟信号正被改变之时，电路不得不关掉或使用替换时钟信号以避免潜在的错误操作。
锁相环通常被用于生成时钟信号以供计算机系统中使用。一些锁相环设计纳入了相位内插器电路以便微调输出时钟的相位值。对于这样的设计，如果在微调过程后获得了目标相位值，则相位内插器电路的相位设置保持不变。
附图说明
根据以下给出的详细描述以及根据本发明的各种实施例的附图将更完全地理解本发明的实施例，然而详细描述和附图不应被视为将本发明限定于具体实施例，而是仅用于解释和理解目的。
图1是同步频率合成器的一个实施例的框图。
图2示出图解根据本发明的一个实施例的时钟信号的移位相位值的相平面图。
图3是用于改变输出时钟的频率的过程的一个实施例的流程图。
图4a示出根据本发明的一个实施例的用于降频操作的相平面图。
图4b是根据本发明的一个实施例的用于降频操作的波形图。
图5图解本发明联合计算机系统的一个实施例的框图。
图6图解与本发明的一个实施例一起使用的计算机系统。
图7图解与本发明的一个实施例一起使用的点对点计算机系统。
具体实施方式
描述了用于生成时钟信号的装置的实施例。在一个实施例中，频率合成器包括相位内插器、分频器、以及用于确定相位内插器的相位设置的逻辑。各实施例可联合在不同频率工作的多核处理器和输入/输出设备一起使用。
在以下描述中，阐述众多细节以提供对本发明各实施例更透彻的解释。然而，将对本领域技术人员明显的是，没有这些具体细节也可实践本发明的实施例。在其它实例中，以框图形式而非以细节示出了公知的结构和设备以免湮没本发明的实施例。
注意，对于这些附图以及本公开的其他内容，信号用线条来表示。一些线条可能较粗以指示更基本的信号路径，和/或可能在一端或更多端上具有箭头以指示主要信息流向。这并非旨在进行限定。确切而言，其结合一个或更多个示例性实施例一起使用以便更易于理解电路。如设计需要或偏好所指定的任何所表示的信号可以实际上包括可在任一方向上行进的一个或更多个信号，并且任一个信号可用任何合适类型的信号方案(例如，差分对、单端等)来实现。
概览
图1是同步频率合成器的一个实施例的框图。诸如总线和外围设备等许多相关组件并未示出以免湮没本发明。参考图1，同步频率合成器包括锁相环120、相位内插器121、可配置分频器122、控制逻辑130、逻辑状态机140、以及可配置寄存器150。同步频率合成器的输出是作为时钟信号的输出时钟106。在一个实施例中，诸如举例而言I/O设备、存储器组件、存储设备、和计算机数据总线控制器等计算机组件将输出时钟106用作工作时钟信号。
在一个实施例中，相位内插器121耦合到锁相环120、控制逻辑130、以及可配置分频器122。在一个实施例中，控制逻辑130耦合到锁相环120、来自可配置分频器122的输出时钟106、相位内插器121、以及逻辑状态机140。在一个实施例中，逻辑状态机140耦合到可配置分频器122、控制逻辑130、以及可配置寄存器150。
在一个实施例中，相位内插器121接收来自锁相环120的8个输入时钟102。在一个实施例中，锁相环120基于基准时钟(未示出)生成8个输入时钟102。输入时钟102的各相位值(也称为基准相位)是不同的，并且这些相位值如图2中所示地关于相平面均匀地分布。本领域技术人员将领会，输入时钟102的数目可根据设计要求增加或减少。
在一个实施例中，锁相环120接收来自时钟源(未示出)的基准时钟。基准时钟的频率与输入时钟102的频率相同。在一个实施例中，如果锁相环120在其中的反馈环路中纳入分频，则基准时钟的频率与输入时钟102的频率不同。在一个实施例中，延迟锁定环(DLL)被用于生成输入时钟102。
在一个实施例中，连贯输入时钟是关于相平面具有下一较高基准相位或下一较低基准相位的时钟信号。在一个实施例中，相位内插器121接收来自控制逻辑130的相位设置103。相位设置103包括用以选择两个输入时钟的DAC码和选择数据。基于相位设置103，相位内插器选择(8个输入时钟102中的)2个连贯输入时钟并生成作为这2个所选输入时钟的加权平均的输出104。换言之，输出104的相位值落在这2个所选输入时钟的2个基准相位以内。对每个所选输入时钟的加权量由DAC码决定。
在一个实施例中，另一个合适的相位内插器被用于基于对关于相平面的2个所选基准相位的加权来生成具有可控相位的时钟信号。
在一个实施例中，相位阶跃是输出104的相位值的分辨率。分辨率基于诸如举例而言DAC码中的比特数目、输入时钟102的时钟周期、以及输入时钟102的个数等因素。在一个实施例中，输入时钟102的时钟周期大致为416.67ps(时钟频率为2.4GHz)。输出104的相位阶跃等于416.67ps除以8(8个输入时钟102)后再除以2n，其中n是DAC码中的比特数目。在一个实施例中，DAC码为4比特长。两个连贯基准相位以内的相位阶跃的数目为16。因此，输出104的每个相位阶跃大致为3.25ps。
在一个实施例中，相位阶跃增量(正相位延迟)增大输出104的相位值。相位阶跃减量(负相位延迟)减小输出104的相位值。使用以上的相同示例，为了使输出104的一个时钟周期延长6.5ps，使输出104的相位值增大2个相位阶跃(每个相位阶跃贡献大约3.25ps)。在一个实施例中，为了使输出104的时钟周期减小32.5ps，使输出104的相位值减小10个相位阶跃。一些更长的相位延迟要求相位内插器121联合另一个DAC码切换到2个输入时钟的另一个组合。在一个实施例中，当相位内插器121切换到输入时钟的新组合时，仅这2个输入时钟之一不同。以下将另外参考其余附图来更详细地描述操作。
在一个实施例中，可配置分频器122接收来自逻辑状态机140的分频器设置108。可配置分频器122基于分频器设置108生成输出时钟106。例如，如果分频器设置108被设为24，则可配置分频器122对输出104的每24个时钟循环在输出时钟106处生成一个时钟循环。如果分频器设置108被设为23，则可配置分频器122对输出104的每23个时钟循环生成输出时钟106的一个时钟循环。
在一个实施例中，可配置分频器122是Johnson计数器。在一个实施例中，不是检测时钟循环的数目，而是代之以由可配置分频器122检测输出104处的正沿数目或负沿数目。根据本发明的一个实施例，输入时钟102的示例性频率为2.4GHz。分频器设置108被设置为表示诸如举例而言24、20、或18等的值的代码，以分别生成频率为100MHz、120MHz、或133MHz的输出时钟106。
在一个实施例中，逻辑状态机140确定要移位的相位阶跃的总数，用于联合可配置分频器122的作用来改变输出时钟106处的频率。在一个实施例中，数据109包括相位阶跃的总数。在一个实施例中，逻辑状态机140将数据109发送给控制逻辑130。
在一个实施例中，控制逻辑130基于数据109确定一系列相位设置103。在一个实施例中，控制逻辑130生成相位设置103以向输出104的一个或更多个时钟循环引入相位延迟。累积延迟值前向传播并增大输出时钟106的时钟周期。
在一个实施例中，例如，分频器设置108被设为24，并且输出时钟106处的时钟周期对应于输出104处的24个时钟周期。在一个实施例中，控制逻辑130生成相位设置以使得相位内插器121对这24个时钟循环的第三个时钟循环增加两个相位阶跃，并对这24个时钟循环的第四个时钟循环增加3个相位阶跃。如果每一个相位阶跃等效于3.25ps，则这24个时钟循环的总周期被延长大约16.25ps(即，2x3.25ps+3x3.25ps)的累积相位延迟。结果，输出时钟106的时钟周期增大并且输出时钟106的频率下降。在一个实施例中，输出106的频率是通过向输出104的一个或更多个时钟循环引入负相位延迟(即，缩短时钟周期)来增大的。
在一个实施例中，使DAC码的值增1对应于移位1个相位阶跃。在一个实施例中，相位内插器的相位值继续关于相平面移位以便在输出时钟处生成合需频率。
在一个实施例中，逻辑状态机140在低于控制逻辑130的工作频率的频率工作。在一个实施例中，逻辑状态机140以输出时钟106的频率更新数据109。
在一个实施例中，控制逻辑130在与输入时钟102的频率类似的频率工作。在一个实施例中，控制逻辑130在其工作时钟的每个时钟循环更新相位设置103。在一个实施例中，控制逻辑130在低于输入时钟102的频率的频率工作，并且在输入时钟102的每若干个时钟循环更新相位设置103。在一个实施例中，控制逻辑130在输入时钟102的半频工作，并且在其工作时钟的正沿和负沿处更新相位设置103。
在一个实施例中，相位内插器121、可配置分频器122、控制逻辑130、以及逻辑状态机140联合自相同时钟源导出的不同时钟信号工作。由于在这种情形中各时钟信号彼此同步，因此降低了设计复杂度。
在一个实施例中，逻辑状态机140基于可配置寄存器150的值来确定输出时钟106的频率。在一个实施例中，用户多次设置可配置寄存器150以每次使输出时钟106的频率增/减很小值，从而到达最终频率。在一个实施例中，用户在可配置寄存器150中设置频率分布(profile)和最终频率值。逻辑状态机140基于频率分布确定多轮频率改变以到达最终频率值。
在一个实施例中，在输出104的一个或更多个时钟循环中发生相位延迟，然而在输出时钟106处仅观测到累积延迟的效应。因此，当输出时钟106被设置为某频率时，输出时钟106的每一个时钟循环的时钟周期保持相同，即使输出104的每一个时钟循环的时钟周期可能不同亦是如此。在一个实施例中，输出104的每一个时钟循环的时钟周期基于相位设置103而改变，因此可能不适于直接用作其他电路的时钟源。
在一个实施例中，与改变分频器设置108的方法相比，操纵累积相位延迟会以较小的增量(或减量)改变输出时钟106的频率。在一个实施例中，改变分频器设置108导致对输出时钟106的频率粗调。在一个实施例中，对输出时钟106的频率改变是通过改变分频器设置108、操纵累积相位延迟、或这两者的组合来执行的。
在一个实施例中，可配置分频器122被设计成产生具有诸如但不限于50％和60％等的占空比的时钟周期。
图2示出图解根据本发明的一个实施例的相位值的移位的相平面图。参考图2，在一个实施例中，相位内插器接收与关于相平面图均匀地分布的不同基准相位(即，分别为0°、45°、90°、135°、180°、225°、275°、和315°)相关联的8个输入时钟。这些基准相位(也被称为八分圆边界)将360°的相平面划分成8个八分圆。在一个实施例中，第一个八分圆(0°到45°)由八分圆边界200和八分圆边界201界定；第二个八分圆(45°到90°)由八分圆边界201和八分圆边界202界定。每一个八分圆边界(即，八分圆边界200、201、202、203、204、205、206、和207)对应于与基准相位相关联的时钟信号。
在一个实施例中，相位内插器可操作用于基于加权(DAC码)生成具有落在基准相位对之间的可控相位值的时钟信号。在一个实施例中，为了避免潜在的闪变，导致改变到另一个八分圆或越过八分圆边界的增/减相位值的过程通过以下来执行：(1)移位数个相位阶跃从而相位值到达八分圆边界；以及(2)在八分圆边界处切换这2个输入时钟之一。在一个实施例中，每一步骤是在相位内插器的工作时钟的不同时钟循环中执行的。
在一个实施例中，将相位设置序列提供给相位内插器以执行该操作。参考图2，在一个实施例中，相位内插器内插输入时钟0°和输入时钟45°以产生具有第一相位值250的信号。从第一相位值250改变到最终相位值251越过两个八分圆边界(即，八分圆边界201和202)。相位内插器通过向八分圆边界201移位K个相位阶跃(210)来改变相位值。在一个实施例中，移位K个相位阶跃是通过改变相位设置的DAC码来执行的。随后，相位内插器切换至另一对输入时钟(输入时钟45°和输入时钟90°)。相位内插器使相位值增大L个相位阶跃(220)以到达八分圆边界202。此后，相位内插器切换至另一对输入时钟(输入时钟90°和输入时钟135°)。最后，相位内插器通过移位M个相位阶跃(剩余相位阶跃，230)来增大相位值，从而到达最终相位值251。
图3是用于改变输出时钟的频率的过程的一个实施例的流程图。该过程由可包括硬件(电路系统、专用逻辑等)、软件(诸如在通用计算机系统或专用机上运行的软件)、或这两者的组合的处理逻辑执行。在一个实施例中，该过程由如关于图1所讨论的控制逻辑130执行。
参考图3，该过程通过由处理逻辑确定相位内插器的当前相位值而开始(过程框301)。随后，处理逻辑确定在给定合需频率情况下生成输出时钟所需的相位阶跃总数(过程框302)。处理逻辑确定当前相位值的当前八分圆和最终相位值的最终八分圆(过程框304)。处理逻辑还确定改变相位值是否需要越过任何八分圆边界(例如，一个或更多个八分圆边界)(过程框305)。
在一个实施例中，如果移位至最终相位值并不越过任何八分圆边界，则处理逻辑确定到达最终相位值的剩余相位阶跃的数目(过程框310)。在一个实施例中，处理逻辑基于剩余相位阶跃的数目确定最终相位值的DAC码(过程框311)。
在一个实施例中，如果移位至最终相位值需要越过任何八分圆边界(例如，一个或更多个八分圆边界)，则处理逻辑确定到达下一个八分圆边界的相位阶跃的数目并相应地改变DAC码(过程框320)。在该八分圆边界处，处理逻辑切换2个输入时钟之一(以便切换到下一个八分圆)(过程框321)。此后，处理逻辑确定当前八分圆是否为最终八分圆(过程框322)。在一个实施例中，如果移位至最终相位值并不越过任何其他八分圆边界，则处理逻辑确定到达最终相位值的剩余相位阶跃并相应地改变DAC码(过程框310、311)。否则，处理逻辑重复过程框320和过程框321以越过任何八分圆边界。在一个实施例中，处理逻辑继续重复过程框320和过程框321，直至当前八分圆为最终八分圆。
虽然在示例性实施例中输入时钟的数目为8，且因此相平面图均匀地分成8个八分圆，但是应当领会，替换实施例可以涉及输入时钟的数目的其他实现。例如，输入时钟的数目在一个实施例中为4，或者在另一个实施例中为16。
图4a示出根据本发明的一个实施例的用于降频操作的相平面图。图4b是根据本发明的一个实施例的用于降频操作的波形图。在该示例中，初始输出频率为100MHz，并且降频操作的目标频率约为99.353MHz。
参考图1，在一个实施例中，输入时钟102的频率为2.4GHz，并且对应的时钟周期约为416.67ps。相位内插器121接收8个输入时钟。分频器设置108被设置为24，因而生成频率约为100MHz的输出时钟106(时钟周期为10000ps)。在一个实施例中，输出时钟106的每一个时钟循环等效于输出104的24个时钟循环。DAC码为4比特长。在这些设置下，图4a中的相平面图被划分成8个八分圆。每一个八分圆被划分成16个相位阶跃，并且每一个相位阶跃等效于约3.25ps。起始相位值400等于16.875°，其也对应于基准相位0°以上大约6个相位阶跃。
在一个实施例中，为了使输出频率从100MHz(时钟周期＝10000ps)降低到99.353MHz(时钟周期＝10065.12ps)，累积相位延迟约为65.12ps。相位阶跃的总数为20个相位阶跃(即，65.12ps除以3.25ps每相位阶跃)。(从起始相位值400起)移位20个相位阶跃越过八分圆边界45°。在一个实施例中，基于相位设置103，相位内插器121使相位值增大10个相位阶跃(大约32.5ps)以到达八分圆边界45°。在八分圆边界处，相位内插器121接收相位设置103并切换至另一对输入时钟(输入时钟45°和输入时钟90°)。在一个实施例中，在执行输入时钟切换时，相位值并不改变(因此没有附加相位延迟)。对于下一个时钟循环，相位内插器121使相位值增大10个相位阶跃(即，剩余相位阶跃：20-10)并向时钟循环引入约32.5ps的相位延迟。在3个时钟循环之后，累积相位延迟大致为65ps。
在一个实施例中，图4b示出基于以上描述的相同示例的输出104的24个时钟循环。在一个实施例中，这24个时钟循环对应于输出时钟106的一个时钟循环。在一个实施例中，相位延迟被引入这24个时钟循环的中部时钟循环而不是首几个时钟循环和末几个时钟循环。
在一个实施例中，参考图4b，时钟循环440是这24个时钟循环的首时钟循环，而时钟循环441是末循环。基于相位设置序列，相位内插器121在时钟循环431使相位值增大10个相位阶跃，在时钟循环432切换这2个输入时钟之一，并在时钟循环433再次使相位值增大剩余的10个相位阶跃。这24个时钟循环的总时间周期因此等于10065ps(22个416.67ps的时钟循环与2个449.17ps的时钟循环之和)。
下表中示出本发明的一个实施例的不同配置的相应频率分辨率：
表1输出频率的分辨率
  基输出频率   相位阶跃分辨率   输出频率的分辨率(％)
  100MHz   3.25ps   0.032％
  120MHz   3.25ps   0.043％
  133MHz   3.25ps   0.053％
下表示出根据本发明的实施例的演算的示例。在一个实施例中，在相同的分频器设置108下，最大频率改变为基输出频率以下4.06％和基输出频率以上4.28％。
表2最大频率改变的计算示例
 项   演算
 输入时钟的频率和时钟周期   2.4GHz；416.67ps
 基时钟频率   133MHz；7,520ps
 一个输出时钟循环中输入时钟循环的数目   7520ps/416.67ps＝18
 相位内插器建立和稳定时间   6个时钟循环
 一个输出时钟循环中能改变的八分圆的最大数目   (18-6)/2＝6*改变一个八分圆要2个时钟循环
 最大累积相位延迟大致为(降频)   312.25ps
 输出时钟的最小频率(降频)   1/(7520+312.25)＝127.6MHz
 频率改变的百分比(降频)   4.06％
 最大累积相位延迟大致为(超频)   -312.25ps
 输出时钟的最大频率(超频)   1/(7520-312.25)＝138.7MHz
 频率改变的百分比(超频)   4.28％
在一个实施例中，分频器设置108被设置为24，并且基频为100MHz。藉由累积相位延迟的不同值，输出频率能够减小到大约95.55MHz(降频状况)和增大到大约104.37MHz(超频状况)。最大频率改变为基输出频率以下4.45％和基输出频率以上4.37％。在一个实施例中，累积相位延迟逐步增大，从而输出时钟的频率以较小增量/减量来改变。
图5图解本发明联合计算机系统的一个实施例的框图。参考图5，示出了计算机系统的一个示例。在一个实施例中，所描绘的系统包括处理器505，其耦合到电源504、I/O控制器集线器506、以及存储器508。在一个实施例中，处理器505还包括同步频率合成器503。处理器505耦合到电源504以便在操作中从其接收功率。
在一个实施例中，处理器505包括一个或更多个诸如本文中所公开的同步频率合成器503。在一个实施例中，I/O控制器集线器506还包括同步频率合成器503。在另一个实施例中，I/O控制器集线器506耦合到无线接口510。无线接口510耦合到天线以通过无线接口芯片将处理器通信地链接到无线网络(未示出)。
应注意，所描绘的系统可实现为不同形式。即，其可实现在单芯片模块、电路板、或具有多块电路板的底架中。类似地，其可构成一台或更多台完整的计算机，或者替换地，其可构成可在计算系统内有用的组件。
本发明并不被限定于所描述的各实施例，而是可用落在所附权利要求的精神和范围内的修改和变更来实践。例如，应领会，本发明适用于与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组组件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等等。
图6图解与本发明的一个实施例一起使用的计算机系统。处理器705访问来自1级(L1)高速缓冲存储器706、2级(L2)高速缓冲存储器710、以及主存储器715的数据。在一个实施例中，高速缓冲存储器706可以是多级高速缓冲存储器，其包括L1高速缓冲连同计算机系统存储器阶层内诸如L2高速缓冲等其他存储器，而高速缓冲存储器710是诸如L3高速缓冲或更多的多级高速缓冲等后续较低级高速缓冲存储器。此外，计算机系统可将高速缓冲存储器710当作供一个以上处理器核用的共享高速缓冲。处理器705可具有任何数目的处理核。
主存储器715可用各种存储器源来实现，诸如动态随机存取存储器(DRAM)、硬盘驱动(HDD)720、基于NVRAM技术的固态盘725、或者经由网络接口730或经由无线接口740定位成远离计算机系统的包含各种存储设备和技术的存储器源。高速缓冲存储器可位于或者处理器内部或者紧邻处理器，诸如位于处理器的局部总线707上。
然而，本发明的其他实施例可存在于图6的系统内的其他电路、逻辑单元或设备中。此外，本发明的其他实施例可分布在图6中所示的硬件、软件、或其某种组合形式的若干电路、逻辑单元、或设备中。
图7图解与本发明的一个实施例一起使用的点对点计算机系统。具体而言，图7示出其中处理器、存储器、以及输入/输出设备由数个点对点接口互连的系统。
图7的系统还可包括若干处理器，为清楚起见仅示出其中的两个，即处理器870和880。处理器870、880各自可包括用以与存储器850、851连接的局部存储器控制器集线器(MCH)811、821。处理器870、880可使用点对点(PtP)接口电路812、822经由PtP接口853交换数据。处理器870、880各自可使用点对点接口电路813、823、860、861经由各个PtP接口830、831与芯片组890交换数据。芯片组890还可经由高性能图形接口862与高性能图形电路852交换数据。本发明的实施例可耦合到图7的计算机总线(834或835)，或者位于芯片组890内，或者耦合到数据存储875，或者耦合到存储器850。
然而，本发明的其他实施例可存在于图7的系统内的其他电路、逻辑单元、或设备中。此外，本发明的其他实施例可分布在图7中所示的若干电路、逻辑单元或设备中。
而且，将领会，可能给出了示例大小/模型/值/范围，但本发明的实施例并不被限定于此。随着制造技术(例如，光刻法)随时间推移而日渐成熟，预期能制造更小尺寸的设备。
虽然在阅读前述描述之后，本发明的许多变更和修改将毫无疑问地对本领域普通技术人员而言变得明显，但是应理解，以例示说明方式示出和描述的任何特定实施例决非旨在被视为限定。因此，对各种实施例的细节的引述并非旨在限定权利要求的范围，权利要求本身仅陈述被认为对本发明而言必要的那些特征。

Claims (26)

1.一种装置，包括：
相位内插器，其耦合到多个输入时钟，以接收第一相位设置并生成具有第一相位值的第一输出，所述第一相位值落在与来自所述多个输入时钟的两个输入时钟相关联的基准相位以内；
第一逻辑单元，用于确定包括相位阶跃数目的第一数据；
分频器，其耦合到所述第一输出以基于可修改的分频器设置并基于所述相位阶跃数目生成具有第一频率值的输出时钟；以及
第二逻辑单元，用于基于所述相位阶跃数目确定多个相位设置。
2.如权利要求1所述的装置，其特征在于，所述多个相位设置包括第二相位设置，用于在如果所述相位阶跃数目跨越与第一输入时钟相关联的第一基准相位的情况下仅基于所述第一输入时钟生成所述第一输出处的时钟循环。
3.如权利要求1所述的装置，其特征在于，所述多个相位设置包括第二数目个不同相位设置，所述第二数目小于或等于基于所述分频器设置的分频器值，所述第二数目等于或大于所述相位阶跃数目跨越的第三数目个基准相位的2倍。
4.如权利要求1所述的装置，其特征在于，所述多个相位设置包括：
第二相位设置，以使得所述第一输出仅基于第一输入时钟，所述两个输入时钟为所述第一输入时钟以及第二输入时钟；以及
第三相位设置，以使得所述第一输出仅基于所述第一输入时钟，所述两个输入时钟为所述第一输入时钟以及第三输入时钟。
5.如权利要求1所述的装置，其特征在于，所述第一逻辑单元包括状态机，其耦合成接收所述输出时钟并在所述第一频率值工作。
6.如权利要求1所述的装置，其特征在于，所述第二逻辑单元可在高于所述第一频率值但低于或等于所述输入时钟的频率值的第二频率值工作。
7.如权利要求1所述的装置，其特征在于，所述第一数据还包括所述分频器的所述分频器设置。
8.如权利要求1所述的装置，其特征在于，还包括耦合到所述第一逻辑单元的固件可配置寄存器。
9.如权利要求1所述的装置，其特征在于，还包括用以生成所述输入时钟的锁相环电路。
10.如权利要求1所述的装置，其特征在于，通过设置所述相位阶跃数目，所述第一频率值在从所述第一频率值的0.06％到4.00％的范围中可改变。
11.一种方法，包括：
确定第一相位阶跃数目，以生成具有第一频率值的输出时钟；
基于所述第一相位阶跃数目和相位内插器的当前相位设置确定所述相位内插器的最终相位设置；
演算至与所述相位内插器的第一输入时钟相关联的基准相位的第二相位阶跃数目，其中所述第二相位阶跃数目少于或等于所述第一相位阶跃数目；以及
根据所述第二相位阶跃数目设置所述当前相位设置。
12.如权利要求11所述的方法，其特征在于，还包括：
切换所述当前相位设置以仅从所述第一输入时钟生成所述相位内插器的第一输出；以及
切换所述当前相位设置以通过内插所述第一输入时钟和第二输入时钟来生成所述相位内插器的所述第一输出。
13.如权利要求11所述的方法，其特征在于，还包括：
演算用以到达所述最终相位设置的第三相位阶跃数目，以及
根据所述第三相位阶跃数目设置所述当前相位设置。
14.如权利要求13所述的方法，其特征在于，所述第三相位阶跃数目是从所述第一相位阶跃数目减去所述第二相位阶跃数目的剩余相位阶跃。
15.如权利要求11所述的方法，其特征在于，还包括确定将所述当前相位设置改变为所述最终相位设置是否需要越过与所述相位内插器的输入时钟相关联的一个或更多个基准相位。
16.如权利要求11所述的方法，其特征在于，还包括如果改变为所述最终相位设置需要越过与所述相位内插器的输入时钟相关联的一个或更多个基准相位，则确定与所述一个或更多个基准相位相关联的多个相位设置。
17.如权利要求11所述的方法，其特征在于，根据所述第二相位阶跃数目设置所述当前相位设置包括改变所述相位内插器的DAC码。
18.一种计算机系统，包括：
处理器，耦合到输入/输出设备；
时钟电路系统，耦合成向所述输入/输出设备提供时钟信号，其中所述时钟电路系统包括：
相位内插器，其耦合到多个输入时钟，以接收第一相位设置并生成具有第一相位值的第一输出，所述第一相位值落在与来自所述多个输入时钟的两个输入时钟相关联的基准相位以内；
第一逻辑单元，用于确定包括相位阶跃数目的第一数据；
分频器，其耦合到所述第一输出以基于可修改的分频器设置并基于所述相位阶跃数目生成具有第一频率值的输出时钟；以及
第二逻辑单元，用于基于所述相位阶跃数目确定多个相位设置。
19.如权利要求18所述的计算机系统，其特征在于，所述多个相位设置包括第二相位设置，用于在如果所述相位阶跃数目跨越与第一输入时钟相关联的第一基准相位的情况下仅基于所述第一输入时钟生成所述第一输出处的时钟循环。
20.如权利要求18所述的计算机系统，其特征在于，所述多个相位设置包括第二数目个不同相位设置，所述第二数目小于或等于基于所述分频器设置的分频器值，所述第二数目等于或大于所述相位阶跃数目跨越的第三数目的基准相位的2倍。
21.如权利要求18所述的计算机系统，其特征在于，所述多个相位设置包括：
第二相位设置，以使得所述第一输出仅基于第一输入时钟，所述两个输入时钟为所述第一输入时钟以及第二输入时钟；以及
第三相位设置，以使得所述第一输出仅基于所述第一输入时钟，所述两个输入时钟为所述第一输入时钟以及第三输入时钟。
22.如权利要求18所述的计算机系统，其特征在于，所述第一逻辑单元包括状态机，其耦合成接收所述输出时钟并在所述第一频率值工作。
23.如权利要求18所述的计算机系统，其特征在于，所述第二逻辑单元可在高于所述第一频率值但低于或等于所述输入时钟的频率值的第二频率值工作。
24.如权利要求18所述的计算机系统，其特征在于，所述第一数据还包括所述分频器的所述分频器设置。
25.如权利要求18所述的计算机系统，其特征在于，所述时钟电路系统还包括耦合到所述第一逻辑单元的固件可配置寄存器。
26.如权利要求18所述的计算机系统，其特征在于，所述时钟电路系统还包括用以生成所述输入时钟的锁相环电路。
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