CN100511098C - 一种用于大规模数字集成电路中的自适应电压定标时钟发生器及其工作方法 - Google Patents

一种用于大规模数字集成电路中的自适应电压定标时钟发生器及其工作方法 Download PDF

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Abstract

本发明公开了用于给一个数字处理部件(100)有选择性地施加一个时钟信号的时钟控制电路(705，710，715)，其中的时钟信号能够变换成多个工作频率，此时钟控制电路(705，710，715)是能起作用去(i)接受一个指令将第一个工作频率改变为第二的工作频率；(ii)作为对指令的响应，使所加的时钟信号失去作用；(iii)产生一个具有第二工作频率的试验时钟信号；(iv)将试验时钟信号加到一个电源调节电路(125)上，和(v)感受从电源调节电路(125)来的一个状态信号。此状态信号指示数字处理部件(100)的一个电源电平已被调节到适合于第二工作频率的最佳值。

Description

一种用于大规模数字集成电路中的自适应电压定标时钟发生器及其工作方法
技术领域
本发明的总方向是面向低功率的集成线路。更具体而言，是面向调节一个数字处理部件的电源电平的系统及其运行的方法。
背景技术
近年来，集成电路(IC)在速度、功率及复杂程度方面都有了大的进展，如专用集成电路(ASIC)芯片、中央处理器(CPU)芯片、数字信号处理器(DSP)芯片等等，这些进展除了完成其他事情外，还使单片系统器件(SOC)的发展成为可能。一个SOC单片系统器件可以把一个复杂的电子系统的全部(或几乎是全部)部件都集成到一个单一的芯片中，诸如无线接收机(即蜂窝电话，电视接收机及此类等)。
评价电子装置的一个重要准则是电力消耗量，在用电池工作的便携式电器方面，使功耗最小化很久以来一直是一个重要的设计考虑。由于在携带式电器中使电池寿命最大化是一个关键性的目标，所以使便携式电器的集成电路的功耗最小化就极其重要。最近对于非便携式的电子装置，使功耗最小化也变得更为重要了。由于消费者和企业对品种广泛的电子产品使用的增加，已经造成了家庭主人和企业经营者的电费的相应增加。电子产品使用的增加也是使电力需求增加的一个主要原因。它造成了在美国，特别是在加利弗尼亚州的被广泛宣传了的电力短缺的情况。
很多复杂的电子部件，如CPU(中央处理器)和DSP(数字信号处理器，都能够在很多不同的时钟速率下工作。总的说来，如果一个电子部件在一个较慢的速率下工作，由于在一定的耗能的时间周期内只有较少的信号电平转换，它会少用电。CPU及DSP中的逻辑门开关的速度是由连接在各个门上电源电平VDD所直接影响着的，VDD越大，驱动各门的电压和电流也越大。因而跨越门的上升时间和传播延迟会减小。反过来，VDD越小，则跨越门的上升时间和传播延迟会增加。这样，如果一个CPU或DSP必须在相对较高的时钟频率下工作，例如800MHz(兆赫)，那么VDD是要设置在一个高水平如+3.3伏或+2.4伏。如果一个CPU或DSP能够在一个相对较低的时钟频率下工作，如50MHz(兆赫)，则VDD可以设置到一个低水平，如1.2伏。
不幸的是过去工艺没有提供任何可以在限定的时钟速率下精密调节VDD电平的方法。典型地说，DSP或CPU可能只在两种模式下工作：例如一个是+3.3伏高功率模式和一个+1.2伏低功率模式。这样，对这个所举的例子来说，如果这个CPU或DSP必须在100兆赫而不是50兆赫下工作，那么用在50兆赫工作时1.2伏的VDD水平就不能满足在100兆赫工作，于是这CPU或DSP便需在+3.3伏的VDD下来工作。但是在+3.3伏的VDD电平下，这CPU或DSP就可能消耗远大于在100兆赫下工作所必须消耗的功率。
因此，需要有能在大规模数字集成电路(如DSP、CPU)中精细调节VDD电平的电路和方法以适应很宽的时钟速率。尤其是需要有一些电路和方法能够精细地调节电源VDD电平达到最佳去保证大规模数字集成电路的信号上升时间和传輸延迟与此集成电路工作的时钟速率相匹配。更具体地说，需要有一种时钟发生器电路，当在电源电平足以满足时钟速率时有选择性地对一大规模数字集成线路提供一个时钟信号。这个时钟发生器电路还要进一步能够在每当时钟速率被改变时，在电源电平VDD调节到了一个适合新时钟速率的最佳电平前，使这个时钟信号失去作用。
发明内容
为了对付上面所讨论的本专业现有技术中以前的缺陷，本发明的一个主要目标就是提供一个自适应电压定标(AVS)时钟发生器，它能够以与它相关的一个数字处理部件指定所需的时钟频率，发生一个系统时钟信号CLK。根据本发明的原理，AVS时钟发生器的一个重要方面就是它保证一个能够在不同时钟频率下工作的数字处理部件能正常工作。
AVS时钟发生器，当与根据本发明的一个相关的实施例所述的电源调节电路相结合时，还能进一步保证一个电源电平的最优化使用。电源电压VDD是被精细地调节到一个最佳水平以保证数字处理部件的上升时间及传播延迟都与数字处理部件工作的时钟速率完全匹配。
按本发明的一个较好的实施例，引入时钟控制电路来有选择地对一个数字处理部件施加一个时钟信号，这个时钟信号能够被改变成多个工作频率，时钟控制电路是能起作用去(i)接受一个指令，将第一工作频率改变成第二工作频率；(ii)对指令作出响应，使被施加的时钟信号失去作用；(iii)产生一个具有第二工作频率的试验时钟信号；(iv)将试验时钟信号加到一个电源调节电路，及(v)感受到一个来自电源调节电路的表明数字处理部件的供电电平已经被调节到了适合第二工作频率的最佳值的状态信号。
在一个相关的实施例中，时钟控制电路是能进一步响应状态信号将所加的时钟信号设置到第二工作频率上。
在另外一个相关的实施例中，时钟控制电路包含了时钟除法器线路和一个控制器。根据再一个相关的实施例，控制器能响应接受到的指令使所加的时钟信号失去作用和响应状态信号使所加的时钟信号能实现。根据又一个相关的实施例中，时钟除法器线路能产生具有第二工作频率的试验时钟信号。
在又一个相关的实施例中，时钟控制电路能进一步将所加的时钟信号作为一个试验时钟信号和状态信号的函数设置到第二工作频率上。
根据另外一个较好的实施例，引入一数字线路，它包含一有动态自适应电压定标的数字处理部件。这个数字处理部件还进一步包含一可调节的时钟源，一个可调电源，电源调节线路和时钟控制电路以便有选择地对此数字处理部件加一时钟信号。
此数字处理部件是能够在不同的时钟频率下工作，可调电源能向数字处理部件供应电源电压VDD，电源可调电路能够调节VDD。时钟控制电路能起作用去(i)接受一个指令去将第一工作频率改变成第二工作频率；(ii)对指令作出响应使所加的时钟信号失去作用；(iii)产生有第二工作频率的试验时钟信号；(iv)将试验时钟信号加到电源调节电路上及(v)感受一个来自电源供应调节电路，表明数字处理部件电源电平的状态信号已经被调节到适于第二工作频率的最佳值。
在一个相关的实施例中，数字电路还进一步包含以串列方式连接的N个延迟元件，N个延迟元件中的每一个都有一个由VDD值所确定的延迟量D，使加到第一个延迟元件輸入端的时钟脉冲能顺次通过这N个延迟元件传送。在相关的实施例中，电源调节电路能够去(i)监视至少一个K延迟元件和一个K+1延迟元件的输出；(ii)确定时钟脉冲已经到达了K个延迟元件的输出端且尚未到达K+1个延迟元件的输出端，以及(iii)产生一个能调节VDD的控制信号。电源调节电路会确定当下一个时序的时钟脉冲加在第一个延迟元件的输入端，前一个时钟脉冲已经到达了第K个延迟元件的输出端但还未到达K+1个延迟元件的输出端。从第一个延迟元件输入端到第K个延迟元件输出端的总的延迟量大于数字处理部件的最大延迟量。
以上已经比较广泛地概括了本发明的特点和技术优点，使具有本专业技术领域的人员能够较好地了解下面对本发明的详细的说明。本发明更多的特点和优点将会在以后的本发明的权利要求中描述出来。
具有本专业技术的人们应该会赞同这一点，即他们可以很方便地应用已透露的概念和具体实施例作为基础去修改或设计其他的结构以实现与本发明相同的目的。他们还应该会认识到这种等价结构在其最广泛的形式上并不脱离本发明的精神和范围。
在开始叙述下面本发明的详细说明以前，对整个这份专利文件中使用的某些文字和短语作出定义也许是有益的；文中的“包括(include)”和“包含(comprise)”以及它们的导出词(derivatives)的含义是没有限止的包括：“或(or)”是包含和/或的意思；短语与之相关的(associated with)”及与“彼相关的(associated therewith)”以及它们的导出词语可以是包括，包括在内，与之相连，包含，被包含在内，连接到或与之连接，结合到或与之结合，与之相通，与之配合，插入，使并列，接近于，关联到或与之关联，具有，具有其性质的，或这些类似的意思”；“电路(circuitry)”及“控制器(controller)”的意思是任何电路、器件，部件或部件能够控制至少一个操作的一部份部件，这样的电路或控制器在恰当的情况下，可以用硬件、固件或软件，或可能情况下硬件、固件或软件中至少两种的组合来实现。在整个本专利文件中对某些文字和短语提供了定义，对用某些在本专业技术中的普通技术人员应该理解，在很多情况下，即使不是大多数情况下，这样的定义既适用于以前的，也适用于将来对这些下了定义的文字和短语的使用。
附图说明
为了更完整地理解本发明及其优点，请参阅下面结合附图所作的说明。附图与说明中相同的号码表明同一客体，其中：
图1显示根据本发明的一个典型实施例的数字处理系统的方块图。
图2表示根据本发明的曲型实施例更详细地表示在图1中的自适应电压定标(AVS)松弛时间检测器。
图3显示根据图2中显示的典型实施例的自适应电压定标(AVS)松弛时间探测器的工作时序图。
图4A是根据本发明的第一个典型实施例的一个典型的延迟元件。
图4B是根据本发明的第二个典型实施例的一个典型的延迟元件；
图5表示根据本发明另外一个典型实施举例的一个自适应电压定标(AVS)松弛时间探测器；
图6描述了一个流程图。它表示按本发明的一个典型实施例图1的数字处理系统中的自适应电压定标(AVS)松弛时间探测器典型的工作方法的流程图。
图7是根据本发明的第一个典型实施例图1中的AVS时钟发生器的方块图。
图8是根据本发明的第二个典型实施例图1中的AVS时钟发生器的一个方块图。
图9是一个流程图，是根据本发明的原理描述图1中的AVS时钟发生器工作的流程图。
具体实施方式
下面对本发明进行详细描述。在下面讨论的附图1至图9，以及在本专利文件中用于说明本发明的原理的各个实施例只是为了说明目的之用而不应该以任何方式解释为对本发明的发明范围的限制。熟悉本专业技术的人都会明了本发明的原理是可以在任何恰当安排的数字处理系统中实现。
图1显示按本发明的一个实施例的数字处理系统100的方块图。数字处理系统100包括晶体振荡器105，锁相环路(PLL)频率合成器110，自适应电压定标(AVS)时钟脉冲发生器115，一个标名为数字信号处理器/中央处理器(DSP/CPU)系统的数字处理部件120，自适应电压定标(AVS)松弛时间检测器125及自适应电压定标(AVS)电源130。
典型的晶体振荡器105发生一个输出基准频率信号，此输出的基准频率是由一个压电晶体的机械性能所确定的。典型的PLL频率合成器110是与晶体振荡器105的输出相联结并且产生一个CLKEXT信号，此CLKEXT信号具有一个工作频率，它是晶体振荡器105提供的基准频率的倍数，它也可代表一套时钟频率。
典型的AVS时钟脉冲发生器115是与PLL频率合成器110，数字处理部件120及AVS松弛时间检测器125三者的输出相连接合并且分别作为输入接收来自它们三者的CLKEXT信号、频率控制信号和稳定信号。由频率控制信号设定所需的工作时钟频率fclk，fclk是CLKEXT信号频率的某一典型的分数值频率，举例来说，如果CLKEXT信号是1.6Ghz(千兆赫)，AVS时钟发生器115可以用4来除CLKEXT信号以便生产一个400Mhz(兆赫)的时钟信号来作为CLK信号去供给DSP/CPU系统120。在下面将要详细说明的一个事实是，稳定信号向AVS时钟脉冲发生器115指示电源电压VDD已被调节到足够的水平，以与所需的时钟速率LCK信号匹配。当稳定信号得以激活后，CLK信号就被加到DSP/CPU系统120身上去。
在操作中，如果所需工作频率比目前的工作频率低，则系统时钟CLK信号及调节器时钟信号REGCLK二者的频率同时变为新的定标值fregclkk＝a(fclk)上去，此处的“a”是一个比例常数，如a＝1或a＝1/2，如果所需的工作频率高于目前的工作频率，则REGCLK首先被改变，然后，当VDD电源电压达到了新的稳态值时，稳定信号便被活化，于是系统时钟频率就更新到fclk＝fregclk/a。如果a＝1，在稳定状态，CLK及REGCLK是有相同的频率和相位；如果a≠1，在稳定状态，CLK及REGCLK信号有定比例的频率和相位。
一般来说，DSP/CPU系统120可以是被设计来执行数学计算的并可以适当地编程任何数字处理部件，这意思是说数字处理部件120可以用来处理不同类型的信息，包括声音，图像，视频以及类似信息。按目前这个实施例，DSP/CPU系统120具有可变的工作频率并且是被连接到AVS时钟脉冲发生器115及AVS电源130的输出端。DSP/CPU系统120产生频率控制信号并且与一个相关的处理系统(未示出)进行输入/输出(I/O)的信息传送(所述的未示出的相关处理系统可以是移动通讯单元，计算系统，以及类似系统)。
典型的AVS松弛时间检测器125是根据本发明的原理设计的一个关健的路径松弛时间鉴别器，AVS松弛时间检测器125包括N个延迟元件及电源调节电路(请参见附图2所示)，并且可以控制AVS电源130去调节VDD。
N个延迟元件是被串联连接的，每个元件有一个延迟量(D)，D是由VDD的数值所确定的。这样，加到第一延迟元件输入端的时钟信号脉冲顺次通过N个延迟元件传送，电源调节电路是与N个延迟元件相关连的，它能够调节VDD并能用来(i)监视至少一个K延迟元件及一个K+1个延迟元件的输出；(ii)确定时钟信号脉冲已经到达了K延迟元件的输出端而还没有到达K+1延迟元件的输出端，以及(iii)产生一个能调节VDD如何响应控制讯号。
图2更详细地说明根据本发明的一个典型实施例的AVS松弛时间检测器125。它包含N个顺次排列的延迟元件201，包括典例的延迟元件201A、201B、201C和201D，还包含反相器205，状态寄存器210，译码器215及数字滤波器220。状态寄存器210又包含双稳态触发器(FF)211及双稳态触发器(FF)212。译码器215中又包含反相器216。
一个在REGCLK时钟信号中的脉冲上升边通过N个顺次排列的延迟元件201所组成的链中的每一个延迟元件传送。N个延迟元件201都是相同的元件。并且都是用与DSP/CPU系统120中的门的相同工艺制成。所以N个延迟元件组成的链中的每一个延迟元件在其输入端(I)与其输出端(O)之间都有一个可变的传播延迟量D，它实质上等于所有其他N个延迟元件201的可变传播延迟量D。传播延迟量之所以称为可变的是因为电源电平VDD会影响传播延迟量D。当VDD增加时，N个延迟元件201中的每一个延迟元件的传播延迟量D都会减小。当VDD降低时，201中的每一个延迟元件的传播延迟量D都会增大。
因此，对一个给定的VDD值，从第一个延迟元件(即延迟元件201A)起至第K个延迟元件(即延迟元件201C)的输出端为止的总传播延迟量为K·D(即K乘D)。典型的延迟元件201A，201B，201C及201D都按顺次以各自的延迟量D1，D2，D(K)及D(K+1)所标记。从第一个延迟元件的输入到第K个延迟元件的输出之间的总传播延迟量KxD是如此设计以模拟通过DSP/CPU系统120的最长的传播延迟量，包括在a≠1的情况下以一个恰当的因数换算的传播延迟安全余量M。举例说：如果通过DSP/CPU系统120的最长的传播延迟量是小于或等于6D(即6个传播延迟量)，那么K的值就可以设定为8，以使K延迟元件的输出代表八个传播延迟量(8D)，而安全余量M是2个传播延迟量。在另外一个实施例中，K的值可以设定为7，以使K延迟元件的输出代表七个传播延迟量(7D)，而安全余量M是1个传播延迟量。而在再一个实施例中，K的值可以设定为9，以使K延迟元件的输出代表9个传播延迟量(9D)，而M为3个传播延迟量。
如果VDD的值增大，通过DSP/CPU系统120的最长的传播延迟量减少。而如果VDD的值减小，通过DSP/CPU系统120的最长的传播延迟量便增大。但是，由于延迟元件201是用与制造DSP/CPU系统120中的门电路同样的工艺制造出来的，在K延迟元件(即延迟元件201C)输出端的总延迟量K·D会按比例变化。因而会跟踪通过DSP/CPU系统120的最长的延迟量。AVS松弛时间检测器125的目的是去控制VDD的电平，使当在延迟元件201A输入端接收到REGCLK时钟信号上的上升边传播到K个延迟元件(即延迟元件201C)的输出端。但在REGCLK时钟信号一个下降边被接收到时还不能传播到K+1的延迟元件的输出端。如果上升边传播到或超过K+1个延迟元件(即延迟元件201D)的输出端，则VDD对目前REGCLK时钟信号的时钟速率来说是太大了，浪费电能。如果上升边没有尽可能传送到K个延迟元件(即延迟元件201C)的输出端，那么VDD对于目前的REGCLK时钟信号的时钟速率来说是太低了。于是由于通过DSP/CPU系统120的最长传播延迟量的缘故可能会发生错误。
图3是说明根据图2中的典型实施例的AVS松弛时间检测器125工作过程的时序图。图中表示出了一个解释性的时钟脉冲。最初REGCLK时钟信号是低电平(逻辑0)，反相器205将REGCLK时钟信号反相以产生REGCLK*时钟信号去加到N个延迟元件201的每一个延迟元件的复位(R)输入端，初始REGCLK*时钟信号是高电平(逻辑1)，这就迫使201中每个延迟元件的输出(O)为逻辑O。
当REGCLK时钟信号为逻辑1时(即时钟脉冲的上升边)，REGCLK*时钟信号便为逻辑O，这就从所有的延迟元件201上消除了复位信号(R)，在第一个传播延迟量D1以后，第一个延迟元件201A输出端(我们称此处为(端口1)逻辑1(图中用虚线显示))。在第二个传播延迟量D2以后，延迟元件201B的输出端(我们称为端口2)为逻辑1、上升边就这样连续通过N个延迟元件201的链传送。
在K个传播延迟量D(K)以后，在延迟元件201C的输出端，被称为(端口K)逻辑1(图中示为虚线)。
在K+1个传播延迟量D(K+1)以后，延迟元件201D的输出端，被称为端口K+1正常情况为逻辑1。但是REGCLK时钟信号的下降边在K+1传播延迟量完成之前发生。REGCLK时钟信号的下降边引起REGCLK*时钟信号成为逻辑1(即上升边)，因而将一个复位(R)信号加到所有的N个延迟元件201上并且将所有的延迟元件201的输出端(O)重置为逻辑O。
在状态寄存器210中的双稳态触发器(FF)211监视着延迟元件201C(即端口K)的输出而在状态寄存器210中的双稳态触发器(FF)212监视着延迟器201D(即端口K+1)的输出。REGCLK*时钟信号的上升边使FF211及FF212在输出被复位以前去读取延迟元件201C及延迟元件201D的输出的值。这样，在REGCLK时钟信号的每个下降边上(即REGCLK*时钟信号的上升边)，延迟元件201C及201D的输出处的状态都被读取了，并被称为“状态(A、B)”。
在最佳条件下REGCLK时钟信号的上升边只能尽可能远地传输到K延迟元件(即延迟元件201C)的输出端。这样，在最佳条件下，A＝1，B＝0，状态(A、B)＝10。如果VDD太低，REGCLK时钟信号的上升边到达不了K延迟元件输出端，于是状态(A，B)＝00；如果VDD是太高，REGCLK时钟信号的上升边便可至少传送到第K+1个延迟元件的输出端这样远的地方，从而状态(A，B)＝11。
译码器215读取状态(A，B)的值并且产生控制信号UP(向上)，它增加VDD，或控制信号DOWN(向下)，它减少VDD。在最佳条件下，状态(A，B)＝10，因而UP＝0及DOWN＝0，于是VDD不改变。如果VDD太低，状态(A，B)＝00，以至于UP＝1及DOWN＝0，于是VDD会增大。如果VDD太高，状态(A，B)＝11，以至于UP＝0及DOWN＝1，于是VDD会减小。
根据一典型的实施例，对应于K延迟元件输出的值A代表原始信号STEADYIN(稳定信号输入)，该信号在VDD的值被调节到一个稳定水平以前可以在0和1之间起伏摆动。数字滤波器220接到STEADY IN信号并在它的输出端将(稳定STEADY)信号设置到逻辑1以前确定何时STEADY IN信号已经成为稳定的逻辑1，这样便启动了AVS时钟发生器115。举例说，数字滤波器220可以是一个记数器，在STEADY信号被设置到逻辑1以前对10个按顺序连续的STEADYIN＝1的值计数。如果STEADY IN在数到10以前已经转换到逻辑O，那么记数器就被设置到0并重新开始计数。
图4A表示根据本发明的第一个典型实施例的典型的延迟元件201。201包含反相器401和或非门402。当复位信号(R)是逻辑1时，迫使或非门402的输出(O)为逻辑O，而与输入(I)无关。当复位信号(R)是逻辑O时，输入I能够通过而到达或非门402的输出端(O)。这样，如果R＝0，延迟元件201的输入(I)的一个上升边被反相器401反相并且又被或非门402再次反相。这样在总延迟量等于反相器401及或非门402的总传播延迟量之后在延迟元件201的输出端(O)便出现了一个上升边。
图4B表示根据本发明的第二个典型实施例的延迟元件201，该延迟元件201包含或非门402和奇数个的反相器401，包括典型的反相器401A和401B，以及或非门402。当复位信号(R)为逻辑1时，迫使或非门402的输出端(O)为逻辑O而与输入信号I不相关。当复位信号(R)为逻辑O时，输入信号I便能够通过而到达或非门402的输出端(O)。这样，如果R＝0，在延迟元件201的输入信号I的一个上升边顺次被各反相器401A到401B反相了奇数次，然后被或非门401作了最后一次反相。这样，就发生了偶数次的反相，在总延迟量等于或非门及所有从401A到401B的反相器的传播延迟量之和以后，在延迟元件201的输出端(O)就出现了一个上升边。这样，延迟元件201的总延迟量可以用改变延迟元件201中反相器401的个数来操纵。熟悉本专业的人也都会认识到其他类型的传輸门只要能执行反相功能就都可以用来代替这里的反相器401的。一般来说，可使用接收输入I和产生反向输出I＊的任何类型的门电路。
图5更详细地说明根据本发明的另一个实施例的AVS松弛时间检测器125，在图2表示AVS松弛时间检测器125的第一个实施例，它产生两个控制信号，即向上(UP)及向下(DOWN)，它们可以用相对比较粗的增幅或减幅来调节VDD的电平。按图5中显示的典型实施例，松弛时间检测器125产生多个控制信号，它们可以按相对较小的或较大的幅度来增加或降低VDD的电平。
图5中的AVS松弛时间检测器125在很多方面是和图2中显示的AVS松弛时间检测器125相同，主要的不同在于被监视的延迟元件201的输出的数量上，图2中的松弛时间检测器125只监视两个延迟元件201的输出(即K和K+1)，而图5中的松弛时间检测器125则监视比两个更多的延迟元件201的输出。在图5中，状态寄存器210监视着从端口R到端口R+P的输出，这表示总共有P+1个延迟元件201的输出被监视。
现在让我们来考虑一个典型的实施例，在该实施例中通过DSP/CPU系统120的最长的传送延迟量小于或等于6D(即6个传播延迟量)。如果安全余量M是一个传播延迟量以及P等于3，于是端口R是第7个延迟元件的输出端，端口R+1是第8个延迟元件的输出端，端口R+2是第9个延迟元件的输出端以及端口R+3是第10个延迟元件的输出端，这四个延迟元件的输出各代表着第K-1个，第K个，第K+1个和第K+2个延迟元件的输出。
再者，AVS松弛时间检测器125的任务是控制VDD的电平，使在延迟元件201A的输入端接收到的REGCLK时钟信号的一个上升边传送到了第K个延迟元件(端口R+1)的输出端，但在接收到REGCLK时钟信号的一个下降边之前还没有传送到第K+1个延迟元件(端口R+2)的输出端。这样，在最佳条件下，状态(K-1，K，K+1，K+2)的值＝1100。但是，与图2中的情况不同，图5中的译码器215是可以产生多个VDD控制信号，每个控制信号按状态(K-1，K，K+1，K+2)的值有不同大小的阶增量或减量。
举例来说，如果状态(K-1，K，K+1，K+2)是0000，那么译码器215就可能产生一个大的向上控制信号，它用一个相对大的步阶增量(如+0.1伏)增加VDD。这可使VDD较快地改正大的误差。如果状态(K-1，K，K+1，K+2)是1000，那么译码器215就可能产生一个小的向上的控制信号，以相对小的步阶增量(如+0.01伏)来增加VDD，这样用小的增量增加VDD以对付小误差使不致造成矫正过头。
例如，如果状态(K-1，K，K+1，K+2)是1111，那么译码器215就可能产生一个大的向下控制信号，它用一个相对大的步阶增量(如-0.1伏的步阶量)来减小VDD，这可使VDD较快地改正大的误差。如果状态(K-1，K，K+1，K+2)是1110，那么译码器215就可能产生一个小的向下控制信号，以相对小的步阶增量(如-0.01伏的步阶量)来减小VDD。这样用小的增量减小VDD以对付小的误差使不致造成矫正过头。
在本发明的还一个实施中，状态寄存器210可能监视着，例如，6个延迟元件201的输出，这样就给出更多的调节VDD电平的不同的精和粗的步阶量等级，例如，在最佳条件下，状态(K-2，K-1，K，K+1，K+2，K+3)的值＝111000，如果状态(K-2，K-1，K，K+1。K+2，K+3)＝000000或100000，或110000，那么译码器215可能会分别产生大的向上、中等向上或小的向上的控制信号。如果状态(K-2，K-1，K，K+1，K+2，K+3)＝111111，111110，或111100，那么译码器215可能分别产生大的向下、中等向下或小的向下的控制信号。
在前面的各个实施例中，AVS松弛时间检测器125的工作是用两个触发器事件来描述的；即一个首先发生的REGCLK时钟信号的上升边和一个随后的REGCLK时钟信号的下降边，它们二者是用来监视松弛时间及控制VDD电平的。但这只是为了说明而这样描述的，不能解释成对本发明范围的限制。那些对本专业熟悉的人员会认识到AVS松弛时间检测器125可以很容易地重新布置使首先发生的是REGCLK时钟信号的下降边而随后是REGCLK时钟信号的上升边，它们二者可作为触发器事件来监视松弛时间及控制VDD电平的。
图6描绘出流程图600，它描述本发明的一个实施例AVS松弛时间检测器125在数字处理系统100中的工作，起初DSP/CPU系统120设置了频率控制信号的数值以建立一个新的标定时钟工作速度(如50兆赫)(处理步骤605)，其次，AVS松弛时间检测器125监视REGCLK信号并确定松驰时间的量(如果有的话)。如上面所解释的那样，松弛时间是DSP/CPU系统120中最长的传送延迟量和REGCLK时钟信号的脉冲宽度二者间的时间差(处理步骤610)。DSP/CPU系统120中最长的传送延迟量是由在第K个延迟元件201的输出端的总的延迟量K·D表示的。而REGCLK时钟信号的脉冲宽度是REGCLK时钟信号的时钟脉冲上升边和接着一个时钟脉冲下降边之间的时间长度。也可以说，REGCLK时钟信号的脉冲宽度是REGCLK时钟信号的一个下降的时钟脉冲边和接下去一个上升的时钟脉冲边之间的时间长度。如果松弛时间长度太大，VDD就被减小(处理步骤615及620)；如果松弛时间长度太小，VDD就被增加(处理步骤625及630)。否则AVS松弛时间检测器125就继续监视REGCLK信号并在如果有太大或太小情况时，确定松弛时间的大小(处理步骤610)。
图7是按本发明第一个典型实施例的AVS时钟发生器115的一个方块图。在第一个典型实施例中，AVS时钟发生器115提供时钟控制电路，此电路包含时钟除法器电路705(标示为“被N所除”)，时钟除法器电路710(标示为“被N2所除”)，以及控制器715，AVS时钟发生器115可以有选择性地给数字处理部件120施加一个时钟信号，此时钟信号可以被改变成多个工作频率。
典型的时钟除法器电路705接收从晶体振荡器105来的CLKEXT信号和从DSP/CPU系统120来的频率控制信号N作为输入，典型的时钟除法器电路710接收从晶体振荡器105来的CLKEXT信号和从控制器715来的第二频率控制信号N2作为输入。典型的控制器715接收从AVS松弛时间控制器125来的稳定信号和从DSP/CPU系统120来的频率控制信号N作为输入。
控制器715在响应它接收到的频率控制信号时暂停将CLK信号加到DSP/CPU系统120上，然后时钟除法器电路705就用频率控制信号去除CLKEXT信号来把REGCLK信号设置到新的时钟速率。然后控制器715监视稳定信号，同时AVS电源130的电平被AVS松弛时间检测器125调节到对于新的时钟速率的最佳值。
在响应来自AVS松弛时间检测器125的被活化的稳定信号时，控制器715激活时钟除法电路710，710于是用第二频率控制信号N去除CLKEXT信号而产生出一个新的CLK信号，并且将新的CLK信号加到DSP/CPU系统120。在稳定状态时，第二频率控制信号N2是等于频率控制信号N的，或者N2是被一个常数所标定的。
图8是按本发明的第二个典型实施例的一个AVS时钟发生器115的方块图。在这第二个典型实施例中，AVS时钟发生器115也提供了时钟控制电路。以给DSP/CPU系统120有选择性地施加一个时钟信号。115还包含了时钟除法器电路805(标示为“被N所除”)，AND门(与门)810和控制器815。
时钟除法器电路705接收从晶体振荡器105来的CLKEXT信号和从DSP/CPU系统120来的频率控制信号N作为输入，与门810接收从时钟除法器电路705来的REGCLK信号和从控制器815来的一个激活信号作为输入，典型的控制器815接收从AVS松弛时间检测器125来的稳定信号和从DSP/CPU系统120来的频率控制信号N作为输入。
同样，控制器715响应接收到的频率控制信号，用设置启动(ENABLE)信号到逻辑O的方法暂停将CLK信号加到DSP/CPU系统上，时钟除法电路705于是用频率控制信号去除CLKEXT信号以将REGCLK信号设置到新的时钟速率。然后控制器715去监视稳定信号，同时对于新的时钟速率，AVS松弛时间检测器135将电源130的电平VDD调节到一个最佳值。控制器715在响应它接收到的来自AVS松弛时间检测器125的一个已启动的(enabled)稳定信号时将启动(ENABLE)信号设置成逻辑1，以便启动与门810并将新的CLK信号(REGCLK)施加到DSP/CPU系统120上。
图9描绘出流程图900，说明根据本发明的原理的AVS时钟发生器115的运行情况，起初，AVS时钟发生器115从DSP/CPU系统120接收到一个新的频率控制值N(处理步骤905)。AVS时钟发生器115响应时钟速率的变化，暂停将CLK信号加到DSP/CPU系统120(处理步骤910)，AVS时钟发生器115然后将REGCLK信号设置到新的时钟速率并监视稳定信号，同时电源电平VDD(或数字处理系统100的其他非强制性的工作参数)也都被调节到对于新时钟速率的最佳值上来(处理步骤915)。当稳定信号(STEADY)最终再度启动(如，在稳定信号上产生一个上升边)时，AVS时钟发生器115便将CLK信号设置到新的时钟速率上来，并将CLK重新加到DSP/CPU系统120上(处理步骤920)。
大体说来，本发明的一个优秀的实施例是时钟控制电路，以有选择性地施加一个时钟信号给一个数字处理部件，时钟信号在此部件中能够被变化成多个工作频率。时钟控制电路可用来(i)接收一个指令将第一工作频率改变为第二工作频率；(ii)响应该指令，使施加的时钟信号失去作用；(iii)产生一个具有第二工作频率的试验时钟信号；(iv)将试验时钟信号施加到一个电源调节电路，和(v)感受一个来自电源调节电路的状态信号，此状态信号表示出这个数字处理部件的电源电平已被调节到适合于第二工作频率的一个最佳值。
虽然已将本发明作了详细的说明，但是熟悉本专业的人们应该了解，他们可以作各种各样的改变，代替和更换而在最广泛的形式上不会脱离本发明的原则和范围。

Claims (22)

1、一个用来有选择性地对一个数字处理部件施加一个时钟信号的时钟控制电路，其特征在于所说的时钟信号能够改变成多个工作频率，所述的时钟控制电路包含一个时钟产生器能够(i)接受一个指令将第一工作频率改变到第二工作频率；(ii)响应所述的指令使所述的时钟信号失去作用；(iii)产生一个具有所述的第二工作频率的试验时钟信号；(iv)将所述的试验时钟信号加到电源调节电路；(v)感受来自所述的电源调节电路的一个状态信号以指示所述的数字处理部件的电源电平已经被调节到适合所述的第二工作频率的最佳值；以及(vi)时钟产生器与PLL频率合成器、数字处理部件和AVS松弛时间检测器三者的输出相联接并且分别作为输入接受来自PLL频率合成器、数字处理部件和AVS松弛时间检测器的CLKEXT信号、频率控制信号和稳定信号。
2、按权利要求1所述的用来有选择性地对一个数字处理部件施加一个时钟信号的时钟控制电路，其特征在于时钟产生器能进一步响应所述的状态信号去将所述的试验时钟信号设置到所述的第二工作频率上。
3、按权利要求2所述的用来有选择性地对一个数字处理部件施加一个时钟信号的时钟控制电路，其特征在于所说的时钟产生器还能够进一步启动所述的被加的试验时钟信号。
4、按权利要求1所述的用来有选择性地对一个数字处理部件施加一个时钟信号的时钟控制电路，其特征在于时钟产生器包含时钟除法器电路和一个控制器；时钟除法器电路和控制器两者都能接收指令，以改变第二工作频率。
5、按权利要求4所述的用来有选择性地对一个数字处理部件施加一个时钟信号的时钟控制电路，其特征在于所说的控制器能响应所述的接收指令去使所述的时钟信号失去作用并且响应所述的状态信号去启动所述的试验时钟信号。
6、按权利要求4所述的用来有选择性地对一个数字处理部件施加一个时钟信号的时钟控制电路，其特征在于时钟除法器电路能够产生具有所述的第二工作频率的所述的试验时钟信号。
7、按权利要求1所述的用来有选择性地对一个数字处理部件施加一个时钟信号的时钟控制电路，其特征在于时钟产生器还能够将所述的试验时钟信号设置到作为所述的试验时钟信号和所述的状态信号的一个函数的第二工作频率上。
8、一个操作能对一个数字处理部件有选择性地施加一个时钟信号的时钟控制电路的方法，所述的时钟信号是能改变成多个工作频率，所述的操作时钟控制电路的方法包含有下列步骤：
接收一个指令将第一工作频率改变成第二工作频率；
响应所述的指令，使所述的时钟信号失去作用；
产生一个具有所述的第二工作频率的试验时钟信号；
将所述的试验时钟信号加到电源调节电路上；以及
感受一个来自所述的电源调节电路的指示所述的数字处理部件的一个电源电平已经被调节到了一个适合于所述的第二工作频率的一个最优值的状态信号。
9、按权利要求8所述的操作能对一个数字处理部件有选择性地施加一个时钟信号的时钟控制电路的方法，其特征在于还进一步包含响应所述的状态信号去将所述的试验时钟信号设置到所述的第二工作频率的步骤。
10、按权利要求9所述的操作能对一个数字处理部件有选择性地施加一个时钟信号的时钟控制电路的方法，其特征在于还进一步包含使所述的试验时钟信号启动的步骤。
11、按权利要求8所述的操作能对一个数字处理部件有选择性地施加一个时钟信号的时钟控制电路的方法，其特征在于所说的时钟控制电路包含时钟除法电路和一个控制器。
12、一个数字电路，包含：
一个能在不同时钟频率下工作的数字处理部件；
一个能向所述数字处理部件提供一个可变电源电平VDD的可调节电源；
可调节VDD的电源调节电路；和
有选择性地向所述数字处理部件提供一个时钟信号的时钟控制电路，所述的时钟信号可以被改变成多个工作频率，所述的时钟控制电路能够(i)接收一个指令去将第一工作频率改变成第二工作频率；(ii)响应所述的指令去使所述的时钟信号失去作用；(iii)产生一个具有所述的第二工作频率的试验时钟信号；(iv)将所述的试验时钟信号加到电源调节电路上；(v)感受来自所述的电源调节电路的一个指示所述的数字处理部件的电源电平已经被调节到适合于所说的第二工作频率的状态信号；和(vi)时钟控制电路与PLL频率合成器、数字处理部件和AVS松弛时间检测器三者的输出相联接并且分别作为输入接收来自PLL频率合成器、数字处理部件和AVS松弛时间检测器的CLKEXT信号、频控制信号和稳定信号。
13、按权利要求12所述的数字电路，其特征在于所述的时钟控制电路能进一步响应所述的状态信号，将所述的试验时钟信号设置到所述的第二工作频率上。
14、按权利要求13所述的数字电路，其特征在于所述的时钟控制电路能进一步启动所述的试验时钟信号。
15、按权利要求12所述的数字电路，其特征在于所述的时钟控制电路包含时钟除法器电路和一个控制器。
16、按权利要求15所述的数字电路，其特征在于所述的控制器能在响应所述的接收到的指令时使所述的一个时钟信号不起作用和在响应所述的状态信号时使所述的被施加的一个试验时钟信号启动。
17、按权利要求15所述的数字电路，其特征在于所述的时钟除法器电路能够产生具有所述的第二工作频率的所述的试验时钟信号。
18、按权利要求12所述的数字电路，其特征在于所述的时钟控制电路能进一步将所述的一个时钟信号作为一个所述的试验时钟信号和所述的状态信号二者的函数设置到所述的第二工作频率上。
19、按权利要求12所述的数字电路，其特征在于还包含有以串列式连接的N个延迟元件，N个延迟元件中的每一个元件都具有一个由VDD的值所确定的延迟量D，使得加到第一个延迟元件的输入端的一个时钟脉冲边会顺次通过N个延迟元件传送。
20、按权利要求19所述的数字电路，其特征在于所述电源调节电路能去(i)监视至少一个K延迟元件的和一个K+1延迟元件的输出；(ii)确定时钟边已经到达了所述的K延迟元件的一个输出端且尚未到达所述K+1延迟元件的一个输出端，和(iii)产生一个能够调节VDD的控制信号。
21、按权利要求20所述的数字电路，其特征在于所述的电源调节电路能进一步确定当下一个时序的时钟脉冲边施加到所述的第一个延迟元件输入端的时候前一个时钟脉冲信号的边已经到达了所述的K延迟元件的输出端而还没有到达所述的K+1延迟元件的输出端。
22、按权利要求21所述的数字电路，其特征在于从第一个延迟元件输入端到K延迟元件的输出端的总延迟量比所述的数字处理部件的最大延迟量要大。
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