JP2005045172A - 電源電圧制御回路及び半導体装置 - Google Patents

Abstract

【課題】モニタ回路を有するＬＳＩにおいて、動作する最小の電源電圧まで低減しながら、正確にマージン電圧を制御する。
【解決手段】モニタ回路２２は、ターゲット回路３のクリティカルパス遅延特性を有している。電圧発生回路２５は、ターゲット回路３に電源電圧ＶＤＤ１を供給し、モニタ回路２２に電圧Ｖ２を供給する。電圧Ｖ２におけるモニタ回路２２のクリティカルパス遅延特性に基づいて、制御回路２４は、電圧Ｖ２に対する指示信号を電圧発生回路２５に供給する。電圧発生回路２５は、指示信号に基づいて、電源電圧ＶＤＤ１が電圧Ｖ２よりマージン電圧ΔＶ分高くなるように、電源電圧ＶＤＤ１および電圧Ｖ２を制御する。
【選択図】図１

Description

本発明は、半導体集積回路（ＬＳＩ）の低消費電力化を図る技術に関する。

近年、ＬＳＩの低消費電力化の手法として、動作周波数に応じた電源電圧を供給することで低消費電力化を達成する手法が取られている。これは、ＬＳＩの消費電力が電源電圧の二乗に比例するためで、電源電圧を低減することがＬＳＩの低消費電力化に最も効果的だからである。

一方、ＬＳＩの電源電圧の低減は、ＬＳＩにおいて所望の処理を行うシステムを構成するターゲット回路のクリティカルパスの遅延特性を考慮する必要がある。
図７は、ＬＳＩ内部に存在するターゲット回路のクリティカルパスの電源電圧−遅延時間特性を示す図である。
図７で明らかなように、ターゲット回路のクリティカルパスは電源電圧が高いほど小さい遅延時間で動作し、電源電圧が低いほど大きい遅延時間で動作する。
すなわち、遅延時間の逆数は動作周波数と見ることができるので、ターゲット回路のクリティカルパスにおいては、周波数が高ければ高い程（遅延時間が小さければ小さい程）、ターゲット回路の動作に必要な最小電源電圧が高くなるという関係にある。

そして、従来は、ある動作スペックに対しプロセス変動や温度変動に対する最悪条件を考慮して、最大動作周波数Ｆｍａｘと最小電源電圧Ｖｍａｘを決定していた。
すなわち、ＬＳＩの処理性能や動作環境にかかわらず常に一定の固定の電源電圧を供給していたために無駄な電力を消費していた。例えば、図７から明らかなように、ＬＳＩを最大動作周波数Ｆｍａｘより低い周波数で動作させる場合、その遅延特性から、より低い電圧で動作させることが可能であるにもかかわらず、最悪条件を考慮した高い定電圧を供給していた。

また、ＬＳＩが動作する周波数の観点においても、ＬＳＩに供給される電源電圧は、各周波数において動作するＬＳＩの製造ばらつきを含めた最悪条件により決定された電圧となっている。
従って、ＬＳＩの製造ばらつきの中の良品は、最悪条件にて決定された電源電圧よりも低い電圧で動作する場合が多い。

図８は、ＬＳＩの生産ばらつきを表す標準正規分布図である。ＬＳＩの生産ばらつきは、図８に示す標準正規分布に基づくため、この±３σ（99.74%）の範囲内でＬＳＩの製造品質が決まる。
−３σは最も製造品質の良いＬＳＩとなり、＋３σは最も製造品質の悪いＬＳＩとなる。この場合、最悪条件とは、＋３σに一致するようなプロセス変動や温度変動等を含む条件の場合も考慮されており、大半のＬＳＩは最悪条件のＬＳＩの電源電圧よりも低い電源電圧で動作する。

以上のような観点から、ＬＳＩの動作周波数に応じた電源電圧を供給する手段として、ＬＳＩ内部にターゲット回路のクリティカルパス遅延をモニタするモニタ回路を設け、このモニタ回路から得た遅延情報をもとに最小限の電源電圧を決定する手法を取った電源電圧制御回路がある。
このようなモニタ回路を有する電源電圧制御回路は、モニタの対象となるターゲット回路のクリティカルパスの遅延特性を再現することによって、モニタ回路から得た遅延情報をもとに電源電圧を制御している。
なお、ターゲット回路のクリティカルパスの遅延特性を再現できるのは、ターゲット回路とモニタ回路が同一のＬＳＩ上に集積されているからである。
また、上述したように、ＬＳＩの製造品質によって制御される電源電圧がそれぞれ異なる。

図９は、従来の電源電圧制御回路を有するＬＳＩ上に実装された半導体装置のブロック図である。
図９に示す半導体装置は、パルス供給回路と、モニタ回路と、遅延検知回路と、制御回路と、電圧発生回路とを備える電源電圧制御回路を有し、上述の電源電圧制御を実現している。

図１０は、図９に示す半導体装置のクリティカルパスにおける遅延特性を示す図である。
図１０に示すように、モニタ回路の動作をモニタしながらマージン電圧ΔＶを伴ってターゲット回路が動作する最小限の電圧を供給することにより、低消費電力化を実現している。
ここで、マージン電圧ΔＶが大きい場合は更なる低電力化が可能であり、マージン電圧ΔＶが小さくなった場合は半導体装置を誤動作させる可能性があるため、適切なマージン電圧ΔＶが必要とされている。

ところで、モニタ回路によりターゲット回路のクリティカルパスの遅延特性を再現することは可能であるが、実際には、ターゲット回路とモニタ回路に供給される電源電圧は、ターゲット回路のクリティカルパスが動作する電源電圧よりも高い電源電圧で動作しているため、異なる周波数に対して、ターゲット回路のクリティカルパスとモニタ回路の遅延特性の傾きが異なってくる。

図１１は、ターゲット回路とモニタ回路の遅延特性において、異なる周波数におけるマージン電圧の違いを示す図である。
図１１において、ＶＬ１は、低い周波数Ｆ１でターゲット回路のクリティカルパスが動作する電源電圧である。ＶＬ２は周波数Ｆ１でモニタ回路が制御する電源電圧である。ΔＶＬ１は、電源電圧ＶＬ１と電源電圧ＶＬ２の差である。
また、図１１において、ＶＨ１は、Ｆ１より高い周波数Ｆ２でターゲット回路のクリティカルパスが動作する電源電圧である。ＶＨ２は、周波数Ｆ２でモニタ回路が制御する電源電圧である。ΔＶＨ１は、電源電圧ＶＨ１と電源電圧ＶＨ２の差である。

図１１に示すとおり、ターゲット回路のクリティカルパスとモニタ回路の遅延特性の傾きが異なる場合、ΔＶＬ１とΔＶＨ１を比較して明らかなように、周波数によってマージン電圧ΔＶが異なり、周波数Ｆ１とＦ２の差が大きいほどマージン電圧ΔＶの違いがより顕著となる。

すなわち、マージン電圧ΔＶが一定とならない、または、所望のマージン電圧ΔＶを制御できない場合には、上述したようなマージン電圧ΔＶの過不足により、更なる低電力化ができない、または誤動作を起こすといった不利益をもたらす可能性がある。

本発明はかかる事情に鑑みてなされたものであり、解決しようとする課題は、ＬＳＩ上に実装された半導体装置において、電源電圧を動作する最小の電圧まで低減しながら、正確にマージン電圧ΔＶを制御することにある。

上記課題を解決するため、本発明に係る第１の観点は、ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路を有する電源電圧制御回路であって、前記ターゲット回路に供給する第１の電圧と、前記モニタ回路に供給する第２の電圧とを生成する電圧生成手段と前記モニタ回路の前記クリティカルパス遅延特性に基づいて、前記電圧生成手段を制御する電圧制御手段とを有し、前記電圧制御手段は、前記第１の電圧が前記第２の電圧より所定電圧分高くなるように前記電圧生成手段を制御する。

好適には、前記第１の電圧と前記第２の電圧の差分に基づいて、前記電圧生成手段を制御する第２の電圧制御手段をさらに有する。

また、本発明に係る第２の観点は、クロック周波数に従って動作するターゲット回路と、前記クロック周波数に応じて前記ターゲット回路の電源電圧を制御する電源電圧制御回路とを有する半導体装置であって、前記クロック周波数における、前記ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路と、前記ターゲット回路に供給する第１の電圧と、前記モニタ回路に供給する第２の電圧とを生成する電圧生成手段と前記モニタ回路の前記クリティカルパス遅延特性に基づいて、前記電圧生成手段を制御する電圧制御手段とを有し、前記電圧制御手段は、前記第１の電圧が前記第２の電圧より所定電圧分高くなるように前記電圧生成手段を制御する。

本発明に係る第１の観点によれば、モニタ回路には、ターゲット回路のクリティカルパス遅延特性を有している。
電圧生成手段は、ターゲット回路に第１の電圧を供給し、モニタ回路に第２の電圧を供給する。
モニタ回路では、供給された第２の電圧とクリティカルパス遅延特性に基づいて、電圧制御手段に対し、第２の電圧をどうすべきかについての信号を供給する。
電圧制御手段は、モニタ回路からの信号に基づいて、第１の電圧が前記第２の電圧より所定電圧分高くなるように、電圧生成手段を制御する。

本発明によれば、モニタ回路に供給する電源電圧をターゲット回路に供給する電圧よりもマージン電圧ΔＶだけ降下させた電圧を供給することによって、所望のマージン電圧ΔＶを制御することが可能となるという利点がある。

第１の実施の形態
以下、本発明に係る半導体装置の第１の実施の形態について説明する。
図１は、第１の実施の形態における本発明の半導体装置のブロック図である。
図１に示すとおり、半導体装置１は、電源電圧制御回路２と、ターゲット回路３と、ＰＬＬ回路４を有し、電源電圧制御回路２はさらにパルス供給回路２１と、モニタ回路２２と、遅延検知回路２３と、制御回路２４と、電圧発生回路２５とを備えて構成される。
以下、図１に示す半導体装置１の各構成要素について説明する。

ターゲット回路３は、クロック周波数および電源電圧ＶＤＤ１の制御対象となるシステムを構成し、後述するように、クロック周波数においてシステムの動作を保証する最低の電源電圧を供給することが可能な電圧発生回路２５から電源電圧ＶＤＤ１の供給を受け、ＰＬＬ回路４から供給されるシステムクロックＳＹＳＣＬＫに同期して動作し、所望の処理を行う。

ＰＬＬ回路４は、ＰＬＬと分周器を用いて構成され、分周における複数の分周比により、様々な周波数のクロックを発生することが可能である。
ＰＬＬ回路４は、システムクロックＳＹＳＣＬＫを発生してターゲット回路３と電源電圧制御回路２に供給する。

パルス供給回路２１は、ターゲット回路３に供給する必要最低限の電源電圧を決定するために、モニタ回路２２にクロックＣＬＫを供給する。なお、このクロックＣＬＫは例えば１ショットパルスや周期的なクロックでも良い。

モニタ回路２２、遅延検知回路２３および制御回路２４は、電源電圧制御回路２において、周波数−電圧変換部を構成し、パルス供給回路２１により供給されたクロックＣＬＫの周波数に対して、電圧発生回路２５から供給される電圧Ｖ２が高いか低いかを判断し、電源電圧が高い場合には、電源電圧を下げるように電圧指示信号Ｓ２４により指示し、供給されたクロックＣＬＫの周波数に対して、電源電圧が低い場合には、電圧発生回路２５に電源電圧を上げるように電圧指示信号Ｓ２４により指示する。
このような周波数−電圧変換部の構成方法としては、例えばターゲット回路に含まれるクリティカルパスを抜き出し、多段の遅延素子列を構成する方法などにより、その遅延情報を取得する方法がとられている。

このような周波数−電圧変換部において、まず、モニタ回路２２は、ターゲット回路３のクリティカルパスと同じ伝送特性の伝送路を持つように構成される。
そして、遅延検知回路２３には、パルス供給回路２１によるクロックＣＬＫが供給され、遅延検知回路２３において、モニタ回路２２を伝搬してくる信号の遅延時間を検出する。
遅延検知回路２３は、モニタ回路２２を伝搬してくる信号とクロックＣＬＫの位相差、すなわちクロック１サイクルに対するモニタ回路２２の遅延時間を検出することが可能である。

図２は、モニタ回路２２の具体的な構成例を示す回路図である。
図２に示すモニタ回路２２は、構成を調整可能（切替え可能）なゲート素子列２２１とセレクタ２２２により構成されている。
ゲート素子列２２１は、パルス供給回路２１から供給されるクロックＣＬＫの入力に対して直列に接続された複数のゲート素子２２１−１，２２１−２，…，２２１−ｎを有する。
セレクタ２２２には、各ゲート素子２２１−１，２２１−２，…，２２１−ｎの各出力端子が接続されており、モニタ回路２２に対する制御信号ＳＡＤＪに基づいて、ゲート素子２２１−１，２２１−２，…，２２１−ｎの出力のいずれか、または、クロックＣＬＫを選択して出力する。

このように、モニタ回路２２は、制御信号ＳＡＤＪに従って素子列の段数を切り換えることができ、モニタ回路２２の特性をターゲット回路３のクリティカルパスの特性と同じ特性に調整することが可能である。

ここで、モニタ回路２２を構成する遅延素子としてゲート素子を例にあげたが、これに限定するものではなく、ゲート素子列と配線素子列を組み合わせた構成、その他ＬＳＩ内部の信号遅延の要因となる遅延素子を加えてもよい。

遅延検知回路２３は、クロックＣＬＫに基づき、モニタ回路２２を伝搬してきた信号Ｓ２２の遅延時間を検出し、検出信号（指示信号）Ｓ２３を制御回路２４に出力する。
遅延検知回路２３は、例えばクロックＣＬＫとモニタ回路２２の遅延信号Ｓ２２との位相を比較し、遅延信号Ｓ２２がクロックＣＬＫより１サイクル以上遅れている場合には、電圧Ｖ２を高くするように指示する検出信号Ｓ２３を生成し、遅れが１サイクル以内である場合には、電圧Ｖ２を低くするように指示する検出信号Ｓ２３を生成する。

制御回路２４は、遅延検知回路２３にて検出された遅延情報をもとに、電圧発生回路２５に電圧値を指示する。
モニタ回路２２を伝搬してくる信号の遅延時間がクロック１サイクルより十分短い場合は、さらに電圧Ｖ２を下げることが可能であり、制御回路２４は、現状の電圧Ｖ２より低い電源電圧値を電圧発生回路２５に指示する。
モニタ回路２２を伝搬してくる信号の遅延時間がクロック１サイクルより長い場合は、さらに電圧Ｖ２を上げる必要があり、制御回路２４は、現状の電圧Ｖ２より高い電源電圧値を電圧発生回路２５に指示する。

電圧発生回路２５から供給される電圧Ｖ２によりモニタ回路２２の遅延特性が変化し、モニタ回路２２を伝搬してくる信号の遅延時間がクロック１サイクル分になるように、電圧Ｖ２が収束する。
従って、モニタ回路２２に供給するクロックＣＬＫ、つまりパルス供給回路２１から供給されるクロックＣＬＫの周波数を変更することにより、モニタ回路２２を伝搬してくる信号の遅延時間が、そのクロック１サイクル分となる電圧Ｖ２が電圧発生回路２５から供給されるようになる。

電圧発生回路２５は、制御回路２４からの指示に従い、電圧Ｖ２をモニタ回路２２に供給するとともに、電圧Ｖ２よりマージン電圧ΔＶ分高い電圧ＶＤＤ１をターゲット回路３に供給する。
従って、電源電圧ＶＤＤ１は、モニタ回路２２、遅延検知回路２３および制御回路２４で構成される周波数−電圧変換部により直接制御される電圧Ｖ２よりも、マージン電圧ΔＶだけ高くなるように制御されてターゲット回路３に供給される。

次に、本第１の実施の形態における半導体装置１の動作を説明する。
図３は、ターゲット回路の遅延特性とモニタ回路の遅延特性を示す図である。
図３において、ターゲット回路の遅延特性とは、ターゲット回路３に対する供給電圧ＶＤＤ１とシステムクロックＳＹＳＣＬＫの周波数との関係である。
また、図３において、モニタ回路の遅延特性とは、モニタ回路２２により再現されるターゲット回路３の遅延特性であり、モニタ回路２２と遅延検知回路２３と制御回路２４とで構成される周波数−電圧変換部により制御される電圧Ｖ２とクロックＣＬＫの周波数との関係である。

以下の説明において、クロック周波数がＦ１のときにターゲット回路３の動作を保証できる最低限の電源電圧をＶＬ１、クロック周波数がＦ２のときにターゲット回路３の動作を保証できる最低限の電源電圧をＶＨ１とする。このとき、Ｆ２＞Ｆ１ならば、ＶＨ１＞ＶＬ１となる。

まず、ターゲット回路３に供給するシステムクロックＳＹＳＣＬＫの周波数をＦ１からＦ２に上げる場合について説明する。

ＰＬＬ回路４では、パルス供給回路２１へ供給するクロックの周波数がＦ１からＦ２へ引き上げられる。
これにより、パルス供給回路２１では、モニタ回路２２へのクロックＣＬＫの周波数がＦ１からＦ２に上げられる。

ここで、電圧発生回路２５は、モニタ回路２２に供給する電圧Ｖ２を、ターゲット回路３に対する電源電圧ＶＤＤ１よりマージン電圧ΔＶだけ低くなるように設定しているため、モニタ回路２２には、電圧Ｖ２＝ＶＤＤ１−ΔＶの電圧が供給されている。

モニタ回路２２では、パルス供給回路２１から供給されるクロックＣＬＫの周波数がＦ１からＦ２に上げられて、モニタ回路２２を構成する遅延素子列を伝搬し、その遅延信号Ｓ２２が遅延検知回路２３に供給される。
このとき、電圧Ｖ２はまた変化されていないため、その遅延時間は変わらないが、クロック１サイクルが短くなっている。

遅延検知回路２３は、モニタ回路２２の遅延信号Ｓ２２と、パルス供給回路２１から供給されているクロックＣＬＫ、すなわち基準信号を比較して、信号の遅延時間を検出する。
すなわち、遅延検知回路２３は、モニタ回路２２を伝搬してくる信号をクロックＣＬＫの次のサイクルにてラッチすることにより、モニタ回路２２を伝搬してくる信号とクロックＣＬＫの位相差、すなわちクロック１サイクルに対するモニタ回路２２の遅延時間を検出する。
その結果、電圧Ｖ２を高くするように指示する検出信号（指示信号）Ｓ２３を生成し、その検出信号Ｓ２３を制御回路２４に出力する。

制御回路２４は、検出信号Ｓ２３を受けて、現状の電圧Ｖ２より高い電圧値を電圧発生回路２５に指示する。

電圧発生回路２５は、制御回路２４からの指示に従い、より高い電圧Ｖ２をモニタ回路２２にフィードバックして供給するとともに、ターゲット回路３に対しては、ＶＤＤ１＝Ｖ２＋ΔＶの関係を維持したまま、クロックＣＬＫの周波数をＦ１からＦ２に上げる時点の電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ１を供給する。

次に、ターゲット回路３に供給するシステムクロックＳＹＳＣＬＫの周波数をＦ２からＦ１に下げる場合について説明する。

ＰＬＬ回路４では、パルス供給回路２１へ供給するクロックの周波数がＦ２からＦ１へ引き下げられる。
これにより、パルス供給回路２１では、モニタ回路２２へのクロックＣＬＫの周波数がＦ２からＦ１に下げられる。

ここで、電圧発生回路２５は、モニタ回路２２に供給する電圧Ｖ２を、ターゲット回路３に対する電源電圧ＶＤＤ１よりマージン電圧ΔＶだけ低くなるように設定しているため、モニタ回路２２には、電圧Ｖ２＝ＶＤＤ１−ΔＶの電圧が供給されている。

モニタ回路２２では、パルス供給回路２１から供給されるクロックＣＬＫの周波数がＦ２からＦ１に下げられて、モニタ回路２２を構成する遅延素子列を伝搬し、その遅延信号Ｓ２２が遅延検知回路２３に供給される。
このとき、電圧Ｖ２はまた変化されていないため、その遅延時間は変わらないが、クロック１サイクルが長くなっている。

遅延検知回路２３は、モニタ回路２２の遅延信号Ｓ２２と、パルス供給回路２１から供給されているクロックＣＬＫ、すなわち基準信号とを比較して、信号の遅延時間を検出する。
すなわち、遅延検知回路２３は、モニタ回路２２を伝搬してくる信号をクロックＣＬＫの次のサイクルにてラッチすることにより、モニタ回路２２を伝搬してくる信号とクロックＣＬＫの位相差、すなわちクロック１サイクルに対するモニタ回路２２の遅延時間を検出する。
その結果、電圧Ｖ２を低くするように指示する検出信号（指示信号）Ｓ２３を生成し、その検出信号Ｓ２３を制御回路２４に出力する。

制御回路２４は、検出信号Ｓ２３を受けて、現状の電圧Ｖ２より低い電圧値を電圧発生回路２５に指示する。

電圧発生回路２５は、制御回路２４からの指示に従い、より低い電圧Ｖ２をモニタ回路２２にフィードバックして供給するとともに、ターゲット回路３に対しては、ＶＤＤ１＝Ｖ２＋ΔＶの関係を維持したまま、クロックＣＬＫの周波数をＦ２からＦ１に下げる以前の電源電圧ＶＤＤ１よりも低い電源電圧ＶＤＤ１を供給する。

以上説明したように、本第１の実施の形態によれば、システムクロックＳＹＳＣＬＫがターゲット回路３に供給され、システムクロックＳＹＳＣＬＫと同一周波数のクロックＣＬＫをモニタ回路２２に供給するパルス供給回路２１と、ターゲット回路３のクリティカルパスの遅延特性を持ち、パルス供給回路２１により供給されたクロックＣＬＫの遅延信号を生成するモニタ回路２２と、モニタ回路２２から伝搬してくる信号Ｓ２２とパルス供給回路２１から供給されるクロックＣＬＫとの遅延時間を検出する遅延検知回路２３と、遅延検知回路２３から供給される遅延時間検出信号Ｓ２３に基づいて電圧値を指示する制御回路２４と、制御回路２４からの指示に従い、電圧Ｖ２を上げ下げしてモニタ回路２２に供給し、電圧Ｖ２に所定のマージン電圧ΔＶだけ高い電源電圧をターゲット回路３に供給する電圧発生回路２５とを設けたので、ターゲット回路３の遅延特性とモニタ回路２２の遅延特性との差が常に所定のマージン電圧ΔＶとなるように、ターゲット回路３に対する電源電圧ＶＤＤ１が制御される。

本第１の実施の形態によれば、モニタ回路２２と遅延検知回路２３と制御回路２４とで構成する周波数−電圧変換部で制御される電圧Ｖ２に対して、ターゲット回路３に供給する電源電圧ＶＤＤ１を独立に制御できるため、ターゲット回路３に対するマージン電圧ΔＶを制御できる。
従って、図３において、異なる周波数に対してマージン電圧を、ΔＶＬ２＝ΔＶＨ２となるように制御することが可能である。

本発明に係る半導体装置１は、本第１の実施の形態で説明した内容に拘泥されず、様々な変更が可能である。
例えば、制御するマージン電圧ΔＶは、上述のように一定である必要はなく、所望のマージン電圧ΔＶを周波数ごとに設定したり、使用条件に応じて設定してもよい。
これにより、半導体装置１の使用条件、使用環境に応じて、柔軟にマージン電圧ΔＶを設定することが可能となる。

また、上述の所望のマージン電圧ΔＶを、図示しない半導体装置１内のレジスタに設定して、電圧発生回路２５が逐次そのレジスタ内に設定されたマージン電圧ΔＶのデータを取り込んで、電圧Ｖ２に対する電源電圧ＶＤＤ１の制御を行うこともできる。
半導体装置１に設定した端子を通して、外部からマージン電圧ΔＶを設定するように構成することもできる。

第２の実施の形態
以下、第２の実施の形態について説明する。
図４は、本発明に係る第２の実施形態における半導体装置１ａのブロック図である。
図４に示すとおり、半導体装置１ａは、第１の実施の形態における半導体装置１に対して、電源電圧検知回路２６が追加されている点で異なる。
なお、電圧発生回路２５ａは、第１の実施の形態における電圧発生回路２５と同一である。

以下、上述の第１の実施の形態における半導体装置１との違いを踏まえ、半導体装置１ａの構成について説明する。
電源電圧検知回路２６は、制御回路２４より電圧Ｖ２に対する制御信号Ｓ２４を入力する。
さらに、電源電圧検知回路２６は、電圧発生回路２５ａより電圧Ｖ２とターゲット回路３に対する電源電圧ＶＤＤ１が入力され、その差分値を求め、その差分値に応じて制御回路２４からの制御信号Ｓ２４を調整し、調整された電圧制御信号Ｓ２６を電圧発生回路２５ａに対して供給する。

次に、半導体装置１ａの動作について説明する。
制御回路２４は、遅延検知回路２３で検出されたモニタ回路２２を伝搬してくる信号の遅延時間に応じて、指示電圧値を制御信号Ｓ２４により電源電圧検知回路２６に出力する。

電源電圧検知回路２６は、電圧発生回路２５ａから、電源電圧ＶＤＤ１と電圧Ｖ２が供給されているので、その差分を求めることができ、その差分と所望のマージン電圧ΔＶとを比較することにより、制御回路２４の制御信号Ｓ２４を調整して精度を高めることができ、調整された電圧制御信号Ｓ２６を電圧発生回路２５へ供給する。

電圧発生回路２５ａは、調整された電圧制御信号Ｓ２６に基づいて電圧Ｖ２を制御し、ターゲット回路３に対して電源電圧ＶＤＤ１を供給する。

これにより、ターゲット回路３とモニタ回路２２に正確な電源電圧が供給され、正確にマージン電圧ΔＶを制御することが可能となる。
なお、第１の実施の形態同様に、マージン電圧ΔＶが設定できることが言うまでもない。

第３の実施の形態
以下、第３の実施の形態について説明する。
図５は、本発明に係る第３の実施の形態における半導体装置１ｂのブロック図である。 図５から明らかなように、本実施の形態における半導体装置１ｂは、第２の実施の形態における半導体装置１ａと同一の構成を備えているが、電圧発生回路２５ｂは、他の構成要素と同一のＬＳＩチップ上に実装されていない。

このように、電圧発生回路は、他の構成要素と同一のＬＳＩチップ上に集積されていない場合でも、第２の実施の形態について説明した動作と同一の動作により、同様の効果を奏することが可能である。

第４の実施の形態
以下、第４の実施の形態について説明する。
図６は、本発明に係る第４の実施の形態における半導体装置１ｃのブロック図である。 図６に示す半導体装置１ｃは、第２の実施の形態における半導体装置１ａと比較して、２つの電圧発生回路である第１の電圧発生回路２７と第２の電圧発生回路２８とを備えて構成されている。

第１の電圧発生回路２７は、例えば他の構成要素と同一のＬＳＩチップに集積されず外部に設定され、ターゲット回路３に対する電源電圧ＶＤＤ１よりも高い電圧Ｖ０を第２の電圧発生回路２８へ供給する。
もちろん、第１の電圧発生回路２７は、同一のＬＳＩチップに集積されていても機能する。

半導体装置１ｃの第２の電圧発生回路２８は、レギュレータ機能を備え第１の電圧発生回路２７から供給される電圧Ｖ０をステップダウンして使用する。
なお、電源電圧制御回路２における第２の電圧発生回路２８の機能は、第２の実施の形態における電圧発生回路２５ａと同一である。
すなわち、第２の電圧発生回路２８は、電圧Ｖ２をモニタ回路２２および電源電圧検知回路２６へ供給し、電源電圧ＶＤＤ１をターゲット回路３へ供給する。
したがって、第２の実施の形態における半導体装置１ａと同様の効果を奏することができる。

第１の実施の形態における半導体装置１のブロック図である。 第１の実施の形態におけるモニタ回路２２の実施例を示す図である。 本発明に係る半導体装置のターゲット回路とモニタ回路の遅延特性を示す図である。 第２の実施の形態における半導体装置１ａのブロック図である。 第３の実施の形態における半導体装置１ｂのブロック図である。 第４の実施の形態における半導体装置１ｃのブロック図である。 ＬＳＩの動作可能範囲を説明するための図である。 ＬＳＩの製造品質を説明するための図である。 従来のモニタ回路を有する半導体装置のブロック図である。 半導体装置のマージン電圧について説明するための図である。 従来の半導体装置のターゲット回路とモニタ回路の遅延特性を示す図である。

符号の説明

１，１ａ，１ｂ，１ｃ…半導体装置、２，２ａ，２ｂ，２ｃ…電源電圧制御回路、２１…パルス供給回路、２２…モニタ回路、２２１…ゲート素子列、２２１−１〜２２１−ｎ…ゲート素子、２２２…セレクタ、２３…遅延検知回路、２４…制御回路、２５，２５ａ，２５ｂ，２５ｃ…電圧発生回路、２６…電源電圧検知回路、２７…第１の電圧発生回路、２８…第２の電圧発生回路、３…ターゲット回路、４…ＰＬＬ回路。

Claims (8)

1. ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路を有する電源電圧制御回路であって、
   前記ターゲット回路に供給する第１の電圧と、前記モニタ回路に供給する第２の電圧とを生成する電圧生成手段と
   前記モニタ回路の前記クリティカルパス遅延特性に基づいて、前記電圧生成手段を制御する電圧制御手段と
   を有し、
   前記電圧制御手段は、前記第１の電圧が前記第２の電圧より所定電圧分高くなるように前記電圧生成手段を制御する
   電源電圧制御回路。
2. 前記第１の電圧と前記第２の電圧の差分に基づいて、前記電圧生成手段を制御する第２の電圧制御手段をさらに有する
   請求項１記載の電源電圧制御回路。
3. 前記所定電圧を可変とする
   請求項１記載の電源電圧制御回路。
4. 前記所定電圧を可変とする
   請求項２記載の電源電圧制御回路。
5. 前記所定電圧が設定され、外部からアクセス可能なレジスタをさらに有する
   請求項３記載の電源電圧制御回路。
6. 前記所定電圧が設定され、外部からアクセス可能なレジスタをさらに有する
   請求項４記載の電源電圧制御回路。
7. クロック周波数に従って動作するターゲット回路と、前記クロック周波数に応じて前記ターゲット回路の電源電圧を制御する電源電圧制御回路とを有する半導体装置であって、 前記クロック周波数における、前記ターゲット回路のクリティカルパス遅延特性を把握するためのモニタ回路と、
   前記ターゲット回路に供給する第１の電圧と、前記モニタ回路に供給する第２の電圧とを生成する電圧生成手段と
   前記モニタ回路の前記クリティカルパス遅延特性に基づいて、前記電圧生成手段を制御する電圧制御手段と
   を有し、
   前記電圧制御手段は、前記第１の電圧が前記第２の電圧より所定電圧分高くなるように前記電圧生成手段を制御する
   半導体装置。
8. 前記第１の電圧と前記第２の電圧の差分に基づいて、前記電圧生成手段を制御する第２の電圧制御手段をさらに有する
   請求項７記載の半導体装置。
   

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