CN105793717B - 时钟杂散降低技术 - Google Patents

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Abstract

本公开内容的各方面提供一种具有抖动时钟发生器的电路。抖动时钟发生器被配置为将具有受控特性的抖动添加到具有一时钟频率的第一时钟信号以生成要由收发器用于以一射频操作的第二时钟信号。具有受控特性的抖动调节在收发器的射频处的时钟谐波。

Description

时钟杂散降低技术
相关申请的交叉引用
本申请要求于2013年10月23日提交的题为“Clock Spurs Reduction Technique”的第61/894,702号美国临时申请的权益，并且是于2013年3月15日提交的题为“FractionalSpur Reduction Using Controlled Clock Jitter”的第13/839,696号美国专利申请的部分继续申请，第13/839,696号美国专利申请是于2011年7月26日提交的题为“FractionalSpur Reduction using Controlled Clock Jitter”的第13/191,329号美国专利申请并于2013年3月19日被授权为第8,400,197号美国专利的继续申请，第8,400,197号美国专利继而要求于2010年7月28日提交的题为“A PLL Fractional Spurs Reduction”的第61/368,459号美国临时专利申请的权益。在此将现有技术的全部公开内容通过引用整体并入本文。
背景技术
一般地，射频(RF)电路基于参考时钟信号来操作。在示例中，时钟发生器生成具有相对低频率(例如大约20MHz)的参考时钟信号，并且将参考时钟信号提供到发送/接收射频信号的收发器。收发器包括基于参考时钟信号来生成具有高得多的频率(例如大约1GHz、等等)的RF载波信号的锁相环。
发明内容
本公开内容的各方面提供一种具有抖动时钟发生器的电路。抖动时钟发生器被配置为将具有受控特性的抖动添加到具有一时钟频率的第一时钟信号以生成要由收发器用于在射频操作的第二时钟信号。具有受控特性的抖动调节在收发器的射频处的时钟谐波。
在实施例中，抖动时钟发生器包括抖动控制器和抖动发生器。抖动控制器被配置为根据时钟谐波来生成控制信号。抖动发生器被配置为将根据控制信号的抖动添加到第一时钟信号以生成第二时钟信号。在示例中，抖动发生器被配置为将可变延迟添加到第一时钟信号以生成第二时钟信号。例如，抖动发生器包括具有用于将额外量的延迟添加到第一时钟信号的多个延迟元件的延迟链。另外，抖动发生器包括边缘选择器，边缘选择器被配置为改变对延迟元件中的一个延迟元件的选择以输出第二时钟以便改变第二时钟信号到第一时钟信号的可变延迟。抖动控制器被配置为生成选择代码的序列以控制边缘选择器改变对延迟元件的选择。抖动控制器被配置为生成选择代码的序列以按随机方式来改变对延迟元件的选择。在实施例中，抖动发生器被配置为形成包括延迟链的回路以校准由每个延迟元件添加的额外量的延迟从而抑制时钟谐波。
根据本公开内容的方面，抖动时钟发生器被配置为添加具有受控特性的抖动以将在时钟谐波处的功率转换为在感兴趣的射频之外的杂散。根据本公开内容的另一方面，抖动时钟发生器添加具有受控特性的抖动以将在时钟谐波处的功率转换为具有低功率的大量频率分量。在示例中，时钟谐波的功率被转换为噪底。
本公开内容的各方面提供一种方法。该方法包括接收具有一时钟频率的第一时钟信号；以及将具有受控特性的抖动添加到第一时钟信号以生成要由收发器用于在射频操作的第二时钟信号。具有受控特性的抖动调节在收发器的射频处的时钟谐波。
附图说明
将参考下面的附图详细描述本公开内容的作为示例被提出的各个实施例，其中相似的附图标记指代相似的元件，并且其中：
图1示出了根据本公开内容的实施例的电子设备示例100的框图；
图2示出了根据本公开内容的实施例的抖动时钟发生器示例230的框图；
图3示出了根据本公开内容的实施例的波形的绘图300；
图4示出了图示根据本公开内容的实施例的谐波抑制的绘图400；
图5示出了根据本公开内容的实施例的另一抖动时钟发生器示例530的框图；
图6示出了根据本公开内容的实施例的用于校准的抖动时钟发生器示例630的框图；以及
图7示出了根据本公开内容的实施例的概括过程示例700的流程图。
具体实施方式
图1示出了根据本公开内容的实施例的电子设备示例100的框图。电子设备100包括抖动时钟发生器130，抖动时钟发生器130被配置为将具有受控特性的抖动添加到具有时钟频率的第一时钟信号以生成要由收发器使用的第二时钟信号。具有受控特性的抖动降低在收发器处的时钟频率的特定谐波。
电子设备100可以是任何适当的设备，例如包括基于参考时钟信号来操作的发送电路和/或接收电路的桌上型计算机、膝上型计算机、平板计算机、智能电话、接入点等等。
根据本公开内容的方面，抖动时钟发生器130被配置为生成具有受控抖动特性的参考时钟信号CLOCKSYS并将参考时钟信号CLOCKSYS提供给需要参考时钟信号的电路，例如与抖动时钟发生器130在同一IC芯片120上的收发器180、在另一IC芯片110上的收发器112、等等。
具体地，在图1的示例中，抖动时钟发生器130包括如图1所示耦合在一起的抖动发生器150和抖动控制器160。抖动控制器160提供指示抖动特性的控制信号。根据控制信号，抖动发生器150将抖动添加到第一时钟信号(CLOCKCLEAN)以生成具有抖动特性的第二时钟信号(CLOCKJITTER)。第二时钟信号CLOCKJITTER被缓冲并被输出为参考时钟信号CLOCKSYS。
根据本公开内容的方面，第一时钟信号CLOCKCLEAN具有精确频率FC和很少抖动并且可以被认为是干净时钟。在示例中，第一时钟信号CLOCKCLEAN由同一IC芯片120上的时钟发生器140生成。在另一示例中，第一时钟信号CLOCKCLEAN由在IC芯片120外部的晶体振荡器生成，并且被输入到IC芯片120并由抖动发生器150接收。
抖动发生器150被配置为将抖动添加到第一时钟信号CLOCKCLEAN，在实施例中，抖动发生器150被配置为根据来自抖动控制器160的控制信号来使第一时钟信号的转变沿(例如上升沿和/或下降沿)延迟。
在实施例中，抖动发生器150包括具有多个延迟级的延迟链。在示例中，延迟级可以被校准以具有特定延迟。延迟链被配置为使转变沿延迟，并且输出来自多个延迟级的经延迟的转变。来自多个延迟级的输出被选择以在第二时钟信号CLOCKJITTER中输出转变。在示例中，为了在第二时钟信号CLOCKJITTER中输出转变，选择来自多个延迟级的输出中的一个输出。
抖动控制器160被配置为确定控制信号以控制抖动发生器150生成抖动并将抖动添加到第一时钟信号CLOCKCLEAN中。抖动控制器160可以使用任何适当的算法来生成控制信号。在示例中，抖动控制器160包括控制器165，控制器165被配置为生成用于添加抖动以抑制可能恶化收发器性能的时钟谐波的控制信号。
要指出，抖动控制器160可以包括其他适当的控制器以生成用于出于其他目的添加抖动的控制信号。例如，抖动控制器160可以包括用于分数杂散降低的控制器169。抖动控制器160可以使用诸如电路、由处理器执行的指令等等的各种技术来实现。
根据本公开内容的方面，时钟信号可能通过各种干扰机制而削弱射频(RF)收发器性能。在实施例中，时钟信号引发电流脉冲。在示例中，时钟信号一般例如由时钟缓冲器170等等缓冲，并且被提供到数字电路以使数字电路的操作同步。时钟信号可以在时钟转变时引发流经缓冲器、电源、接地点和数字电路的电流脉冲。电流脉冲可以引发高阶谐波的电磁发射。另外，电流脉冲可以在功率供应中(例如在电压供应(VDD)中、在接地供应(VSS)中、等等)引发电源噪声(例如，高频率电压纹波)。电磁发射和电源噪声可能恶化在IC芯片120上的收发器180的性能。
在示例中，当高阶谐波和/或电源噪声处于收发器180中的接收电路的RF频带中时，高阶谐波和/或电源噪声干扰接收电路的性能。在另一示例中，高阶谐波和/或电源噪声可以直接耦合到收发器180中的发送电路。谐波和/或电源噪声可以引发对谱发射掩蔽(mask)的违反。
在另一示例中，IC芯片120上的时钟信号还可以降低其他IC芯片120上的收发器112的性能。例如，IC芯片120上的参考时钟信号CLOCKSYS是系统时钟并且被提供到其他IC芯片，例如IC芯片110以被其他IC芯片使用。在图1的示例中，IC芯片120将参考时钟信号CLOCKSYS经由各种导电部件提供到IC芯片110，各种导电部件例如焊盘121和111、焊线116、印刷铜线路(未示出)、通孔(未示出)等等。另外，在示例中，IC芯片120和IC芯片110的功率供应VDD和接地供应VSS可以经由导电部件耦合在一起。驱动电流IO和供应电流IVDD是脉冲电流，并且可以引发时钟谐波的电磁发射以削弱IC芯片110上的收发器112的性能。另外，IC芯片120上的功率供应VDD和接地供应VSS中的电源噪声可以耦合到IC芯片110以削弱收发器112的性能。
根据本公开内容的方面，参考时钟信号CLOCKSYS的抖动特性被适当地控制以使得时钟频率FC的一个或多个特定高阶谐波被衰减或被消除。在示例中，当时钟频率的高阶谐波处于接收电路的RF频带中，参考时钟信号CLOCKSYS的抖动特性被控制以衰减或消除高阶谐波。在示例中，参考时钟信号CLOCKSYS的抖动引发在接收电路的RF频带之外的其他频率处的杂散，并且可以被适当地过滤掉。
根据本公开内容的另一方面，参考时钟信号CLOCKSYS的抖动特性被适当地控制以使得特定高阶谐波被转换为噪底以降低每单位带宽的谱发射以便满足谱发射掩蔽要求。
图2示出了根据本公开内容的实施例的抖动时钟发生器示例230的框图。在示例中，抖动时钟发生器230可以在电子设备100中被用作抖动时钟发生器130。抖动时钟发生器230接收第一时钟信号CLOCKCLEAN，添加具有受控特性的抖动并输出含有具有受控特性的抖动的第二时钟信号CLOCKJITTER。
抖动时钟发生器230包括如图2所示耦合在一起的抖动发生器250和抖动控制器260。抖动发生器250包括延迟模块251和复用器252，其中，延迟模块251被配置为使第一时钟信号CLOCKCLEAN延迟一延迟时间τ以生成经延迟的第一时钟信号CLOCKDELAY，复用器252被配置为基于来自抖动控制器260的控制信号SELECT来选择第一时钟信号CLOCKCLEAN和经延迟的第一时钟信号CLOCKDELAY中的一个。
抖动控制器260可以使用任何适当的技术来生成控制信号SELECT。在实施例中，抖动控制器260包括分频器261，分频器261对经延迟的第一时钟信号CLOCKDELAY进行分频以生成控制信号SELECT。在示例中，分频器261使用将经延迟的第一时钟信号CLOCKDELAY进行1/2分频以生成控制信号SELECT的触发器(flip-flop)来实现。之后，控制信号SELECT控制抖动发生器250以在每隔一个时钟周期将延迟添加到时钟转变从而在第二时钟信号CLOCKJITTER中引入抖动。第二时钟信号CLOCKJITTER由时钟缓冲器170缓冲。时钟缓冲器170将第二时钟信号CLOCKJITTER驱动到其他电路，其他电路例如数字电路、片外电路等等。第二时钟信号CLOCKJITTER中的抖动衰减或消除具有时钟频率的特定谐波。
一般地，基于时钟信号操作的电路在电路电流中引入噪声，电路电流例如来自功率供应VDD的供应电流IVDD，注入到接地供应VSS的接地电流IVSS，来自缓冲器的输出电流IO、等等。一般地，噪声电流可以被描述为与时钟转变(例如时钟信号的上升沿和下降沿)对准的一串脉冲。
图3示出了图2中的抖动时钟发生器230的波形的绘图300。绘图300包括针对第一时钟信号CLOCKCLEAN的第一波形310、针对第二时钟信号CLOCKJITTER的第二波形320以及针对供应电流IVDD的第三波形330。
在图3的示例中，第一时钟信号CLOCKCLEAN是如由第一波形310示出的具有相对精确时钟频率FC的干净时钟信号。第二时钟信号CLOCKJITTER含有具有受控特性的抖动。具体地，延迟时间τ每隔一个时钟周期被添加到时钟转变以在第二时钟信号CLOCKJITTER中引入抖动，如由323和324所示。第二时钟信号CLOCKJITTER被提供到诸如时钟缓冲器170等的电路。供应电流IVDD具有响应于如由331-336所示的第二时钟信号CLOCKJITTER的时钟转变的电流脉冲。
要指出，电流脉冲可以具有响应于上升沿和下降沿的不同形状。电流脉冲引发收发器的RF频带中的高阶谐波，并且可以降低收发器性能。
在实施例中，为抑制时钟频率FC的第N阶谐波(N是正整数)，根据等式1来确定延迟时间τ：
其中，k表示整数。在该实施例中，归因于所添加的抖动，抑制时钟频率FC的第N阶谐波被抑制，然而两个杂散在频率谱中的N×FC±FC/2处出现。在示例中，两个杂散在收发器的信道频带之外并且不影响收发器性能。例如，时钟频率FC是26MHz，并且收发器在1.846GHz(其是时钟频率的第71阶谐波)的RF频率处操作。当抖动根据图2和等式1来添加以抑制第71阶谐波时，两个杂散出现在来自RF频率的13MHz处。在示例中，RF信道带宽小于13MHz，因此两个杂散在信道频带之外并且不影响收发器的性能。
另外，根据本公开内容的方面，谐波抑制的水平和两个杂散的幅度与延迟时间τ相关，并且k的值可以被任意地选择例如以具有适合于电路实施方案的延迟时间τ。
图4示出了图示根据本公开内容的实施例的在谐波抑制和杂散的幅度与延迟时间的关系的绘图400。在绘图400中，X轴表示归一化延迟(τ×N×FC)，并且Y轴表示谐波抑制和杂散的幅度的水平。绘图400包括第一曲线410和第二曲线420。第一曲线410示出谐波抑制与归一化延迟的关系。第二曲线420示出杂散幅度与归一化延迟的关系。要指出，当归一化延迟大约为0.5时，抖动时钟实现最大谐波抑制。
图5示出了根据本公开内容的实施例的另一抖动时钟发生器示例530的框图。在示例中，抖动时钟发生器530在电子设备100中被用作抖动时钟发生器130。抖动时钟发生器530包括抖动发生器550和抖动控制器560。抖动时钟发生器530接收第一时钟信号CLOCKCLEAN，添加具有受控特性的抖动并输出含有具有受控特性的抖动的第二时钟信号CLOCKJITTER。
在图5的示例中，抖动发生器550包括延迟链551、边缘选择器552。抖动控制器560使用数字序列发生器562来实现。这些元件如图5所示耦合在一起。
根据本公开内容的方面，第一时钟信号CLOCKCLEAN具有精确频率FC和很少的抖动并且可以被认为是干净时钟。在示例中，第一时钟信号CLOCKCLEAN由晶体振荡器生成。
抖动发生器550接收第一时钟信号CLOCKCLEAN并将第一时钟信号CLOCKCLEAN输入到延迟链551。延迟链551包括多个延迟级553(1)-553(N)。在示例中，每个延迟级被配置为使接收到的信号延迟一延迟时间τ。延迟链551生成第一时钟信号CLOCKCLEAN的一组经延迟的副本。
延迟选择器552接收第一时钟信号CLOCKCLEAN和第一时钟信号CLOCKCLEAN的经延迟的副本，根据来自抖动控制器560的控制信号来选择接收到的信号中的一个信号并将所选择的信号输出为第二时钟信号CLOCKJITTER。在实施例中，边缘选择代码于每个时钟周期1/FC被更新一次。可以被提供定时以保证第二时钟信号CLOCKJITTER的无毛刺(glitch)输出。
数字序列发生器562生成边缘选择代码的序列以控制抖动发生器550将期望量的抖动引入到具有期望谱特性的第一时钟信号CLOCKCLEAN上。在示例中，数字序列发生器562以时钟频率FC来计时以在每个时钟周期上更新边缘选择代码一次从而选择不同的经延迟的副本。对第一时钟CLOCKCLEAN的不同的经延迟的副本的选择将抖动引入到由延迟选择器552输出的第二时钟信号CLOCKJITTER上。
数字序列发生器562可以使用各种技术来实现。在示例中，数字序列发生器562使用移位寄存器/查找表而被实现为可编程序列发生器，并且被用于引入具有特性的抖动，该特性例如正弦调制特性、方波调制特性、三角波调制特性、等等。在另一示例中，数字序列发生器562使用sigma-delta数字调制器来实现。在另一示例中，数字序列发生器562使用移位寄存器被实现为伪随机序列发生器。
在示例中，数字序列发生器562被配置为生成伪随机样式作为边缘选择代码从而以随机方式引入抖动以将时钟谐波转换为噪底。例如，时钟频率FC为26MHz，并且收发器在1.846GHz(其是时钟频率的第71阶谐波)的RF频率处操作。另外，单位延迟τ被配置为1/(71×FC)——大约271ps以抵消谐波抑制。在示例中，伪随机样式重复100个样本的序列。每个样本从(0和1)中被随机选择以控制抖动发生器550不添加延迟或将单位延迟添加到时钟周期中的转变。在该示例中，在1.846GHz处的时钟谐波被转换为在1.846GHz-13MHz和1.846GHz+13MHz之间的100个均等间隔的杂散音(tone)。音的功率和与原始时钟谐波的功率大约相同，并且音的平均功率比原始时钟谐波少大约20dB。因此，当样本的数目很大时，例如大于一百等等，则每个音的平均功率相对较低，并且杂散音可以在示例中被认为是白噪底。
图6示出了根据本公开内容的实施例的用于校准的抖动时钟发生器示例630的框图。抖动时钟发生器630具有校准模式和抖动生成模式。在抖动生成模式中，抖动时钟发生器630与以上描述的抖动时钟发生器530类似地操作。抖动时钟发生器630还利用与在抖动时钟发生器530中使用的某些部件相同或等同的某些部件；这些部件的描述已经在上文被提供并且将出于清楚性目的在此处被省略。然而，在该实施例中，抖动时钟发生器630中的延迟元件是可编程的并且可以被校准以具有针对时钟谐波抑制的特定延迟。
在实施例中，抖动发生器650包括奇数的可编程延迟元件653(1)-653(N)，其中N是奇数。另外，抖动发生器650包括复用器655、延迟选择器652和频率计数器654。可编程延迟元件653(1)-653(N)形成延迟链。在示例中，每个可编程延迟元件是具有可调节的单位延迟的反相器。例如，反相器的延迟是反相器的电压、负载电容等等的函数。因此，反相器的供应电压或者负载电容可以被调节以调节反相器的延迟。复用器655接收第一时钟信号CLOCKCLEAN和延迟链的反馈输出并基于校准控制信号CALIBRATION来选择它们中的一个作为到延迟链的输入。
抖动发生器650基于到复用器655的校准控制信号CALIBRATION来进入校准模式或抖动生成模式。例如，当校准控制信号CALIBRATION指示校准模式时，复用器655选择延迟链的输出以输入到延迟链。归因于奇数的反相器，延迟链形成环形振荡器。频率计数器654对环形振荡器的频率进行计数。环形振荡器的频率指示反相器中的每个反相器的单位延迟。延迟信息被提供到校准算法以调节单位延迟值。例如，抖动控制器660包括执行校准算法以调节反相器的单位延迟的处理器。
当校准信号指示抖动生成模式时，复用器655选择第一时钟信号CLOCKCLEAN以输入到延迟链。之后，抖动时钟发生器630与抖动时钟发生器530类似地操作。
图7示出了根据本公开内容的实施例的概括过程示例700的流程图。在示例中，过程700在抖动时钟发生器中被执行，抖动时钟发生器例如抖动时钟发生器130、抖动时钟发生器230、抖动时钟发生器530、抖动时钟发生器630、等等。该过程在S701处开始，并且前进到S710。
在S710处，接收收发器的频率信息。例如，收发器处于基于具有时钟频率FC(例如26MHz)的系统时钟来操作的电子设备中。基于系统时钟，收发器在诸如1.846GHz(其是时钟频率FC的第71阶谐波)的RF频率来操作。
在S720处，校准延迟链的单位延迟。在图6的示例中，抖动发生器630进入校准模式。在校准模式中，可编程延迟元件653被调节以实现特定的单位延迟。例如，延迟元件653中的每个的单位延迟τ被适当地调节为1/(71×FC)——大约271ps。
在S730处，选择用于抑制在收发器处的时钟谐波的方法。在示例中，时钟谐波与由接收电路使用的RF载波频率大约相同，并且可以削弱接收电路性能。因此，在示例中，诸如抖动控制器160等等的抖动控制器选择添加抖动以将在时钟谐波处的功率转换为在接收电路的感兴趣的RF频带之外的杂散的方法。在另一示例中，时钟谐波引发对谱发射遮蔽的违反并且可以削弱发送电路性能。抖动控制器选择添加抖动以将在时钟谐波处的功率转换为大量杂散(例如大于100个杂散等等)的方法。因此，在时钟谐波处的功率被转换为噪底。
在S740处，生成控制信号并将其提供到抖动发生器以引入抖动。在示例中，根据所选择的方法，抖动控制器560生成控制信号，例如边缘选择代码的序列等等。边缘选择代码被顺序地提供到抖动发生器550。抖动发生器550接收第一时钟信号CLOCKCLEAN，生成第一时钟信号CLOCKCLEAN的一组经延迟的副本，基于边缘选择代码来选择接收到的信号中的一个信号，并且输出含有具有受控特性的抖动的第二时钟信号CLOCKJITTER。之后，该过程前进到S799并终止。
尽管已经结合本公开内容的作为示例被提出的特定实施例描述了本公开内容的各方面，但是可以对各示例进行替代、修改和变型。因此，如本文阐述的实施例旨在为说明性的而非限制性的。存在可以在不脱离下面阐述的权利要求的范围的情况下进行的改变。

Claims (20)

1.一种用于控制时钟信号的电路，所述电路包括：
抖动时钟发生器，所述抖动时钟发生器被配置为将具有受控特性的抖动添加到具有一时钟频率的第一时钟信号以生成要由收发器用于在射频操作的第二时钟信号，具有所述受控特性的所述抖动调节在所述收发器的所述射频处的时钟谐波以抑制所述时钟频率的第N阶谐波同时由所添加的所述抖动引起的杂散仅在所述收发器的信道频带之外发生，其中所述N为正整数，通过向所述第一时钟信号添加可变延迟来抑制所述时钟频率的所述第N阶谐波，所述可变延迟与N和所述时钟频率的乘积成反比。
2.根据权利要求1所述的电路，其中所述抖动时钟发生器还包括：
抖动控制器，所述抖动控制器被配置为根据特定时钟谐波来生成控制信号；以及
抖动发生器，所述抖动发生器被配置为将根据所述控制信号的所述抖动添加到所述第一时钟信号以生成所述第二时钟信号。
3.根据权利要求2所述的电路，其中所述抖动发生器被配置为将所述可变延迟添加到所述第一时钟信号以生成所述第二时钟信号。
4.根据权利要求2所述的电路，其中所述抖动发生器包括具有用于将额外量的延迟添加到所述第一时钟信号的多个延迟元件的延迟链。
5.根据权利要求4所述的电路，其中所述抖动发生器包括边缘选择器，所述边缘选择器被配置为改变对所述延迟元件中的一个延迟元件的选择以输出所述第二时钟信号以便改变所述第二时钟信号到所述第一时钟信号的所述可变延迟。
6.根据权利要求5所述的电路，其中所述抖动控制器被配置为生成选择代码的序列以控制所述边缘选择器改变对所述延迟元件的选择。
7.根据权利要求6所述的电路，其中所述抖动控制器被配置为生成所述选择代码的所述序列以按随机方式来改变对所述延迟元件的选择。
8.根据权利要求4所述的电路，其中所述抖动发生器被配置为形成包括所述延迟链的回路以校准由每个延迟元件添加的所述额外量的延迟来抑制所述时钟谐波。
9.根据权利要求1所述的电路，其中所述抖动时钟发生器被配置为添加具有所述受控特性的所述抖动以将在所述时钟谐波处的功率转换为所述杂散。
10.根据权利要求1所述的电路，其中所述抖动时钟发生器被配置为添加具有所述受控特性的所述抖动以将在所述时钟谐波处的功率转换为噪底。
11.一种用于控制时钟信号的方法，所述方法包括：
接收具有一时钟频率的第一时钟信号；以及
将具有受控特性的抖动添加到所述第一时钟信号以生成要由收发器用于在射频操作的第二时钟信号，具有所述受控特性的所述抖动调节在所述收发器的所述射频处的时钟谐波以抑制所述时钟频率的第N阶谐波同时由所添加的所述抖动引起的杂散仅在所述收发器的信道频带之外发生，其中所述N为正整数，通过向所述第一时钟信号添加可变延迟来抑制所述时钟频率的所述第N阶谐波，所述可变延迟与N和所述时钟频率的乘积成反比。
12.根据权利要求11所述的方法，其中将具有所述受控特性的所述抖动添加到所述第一时钟信号还包括：
根据所述时钟谐波来生成控制信号；以及
将根据所述控制信号的所述抖动添加到所述第一时钟信号以生成所述第二时钟信号。
13.根据权利要求11所述的方法，其中将具有所述受控特性的所述抖动添加到所述第一时钟信号还包括：
将所述可变延迟添加到所述第一时钟信号以生成所述第二时钟信号。
14.根据权利要求13所述的方法，其中将所述可变延迟添加到所述第一时钟信号还包括：
经由具有多个延迟元件的延迟链来使所述第一时钟信号延迟。
15.根据权利要求14所述的方法，还包括：
改变对所述延迟元件中的一个延迟元件的选择以输出所述第二时钟信号。
16.根据权利要求15所述的方法，还包括：
生成选择代码的序列以控制对所述延迟元件的选择。
17.根据权利要求16所述的方法，还包括：
生成所述选择代码的所述序列以按随机方式来改变对所述延迟元件的选择。
18.根据权利要求14所述的方法，还包括：
校准由每个延迟元件添加的额外量的延迟以抑制所述时钟谐波。
19.根据权利要求11所述的方法，其中将具有所述受控特性的所述抖动添加到所述第一时钟信号以生成所述第二时钟信号还包括：
添加具有所述受控特性的所述抖动以将在所述时钟谐波处的功率转换为所述杂散。
20.根据权利要求11所述的方法，其中将具有所述受控特性的所述抖动添加到所述第一时钟信号以生成所述第二时钟信号还包括：
添加具有所述受控特性的所述抖动以将在所述时钟谐波处的功率转换为噪底。
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