TWI497916B - 一種半導體晶片以及產生一差動時脈訊號對的方法 - Google Patents

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Description

一種半導體晶片以及產生一差動時脈訊號對的方法
【交叉引用】
本申請享有2011年1月31日提出的申請號為61/438，246，並且發明名稱為“APPARATUS FOR COMMUNICATING ANOTHER DEVICE”的美國先前申請的優先權，上述申請之全文作為本申請之引用基礎。
本發明有關於和另一裝置通訊的裝置，特別有關於具有EMI保護機制的裝置。
EMI(Electromagnetic interference、電磁干擾)是電子裝置上非常普遍的一個問題。具體而言，EMI為影響電子裝置的一種干擾，其成因在於外部來源所產生的電磁感應或是電磁幅射。此干擾可能打斷、阻塞、降低或限制電路的有效表現。EMI的來源可為帶有快速變化之電流的任何物體，可能是人工的或天然的，例如電路、太陽或極光。
第1圖繪示了描述EMI如何發生之一方塊圖。如第1圖所示，晶片101與晶片103設置於一封裝結構(PCB)上。晶片101自晶片103接收資料Data或時脈訊號Clock，或傳送資料或時脈訊號給晶片103。晶片101以及103可分別耦接至天線102、104以分別接收RF訊號。阻抗電路(RLC)105(僅其中之一被標示符號)被設置於一印刷電路板上且透過訊號線(trace)連接晶片101以及103，阻抗電路105可包含電祖、電感元件或電容。晶粒107被封入晶片101。晶粒107包含多個連接墊(bonding pad)。晶粒107的連接墊透過連接線115、117以及119而電連接至輸入/輸出管腳109、111、113。
如第1圖所示的電子裝置，在區域、和中傳輸的訊號可能會承受在區域、所傳輸的訊號產生之EMI效應。為了解決這些問題，發展出許多相關技術。舉例來說，可優選地在區域中增加一平衡-不平衡轉換器(balun)或是表面聲波濾波器(SAW Filter)，或是在晶片週邊增加一防護層(shielding)。此外，讓RF架構最佳化，例如改變天線的佈局、連接線長度或訊號傳輸波形都有助於降低EMI效應。然而，這些方法會增加額外的硬體成本或者使設計複雜化。
為了解決上述問題，本發明提供一種半導體晶片以及一種產生差動時脈訊號對的方法。
本發明之一實施例揭露了一種半導體晶片，具有EMI防護機制，包含：一訊號產生模組，用以產生一第一訊號以及一第二訊號；一第一傳輸端，用以傳輸該第一訊號；以及一第二傳輸端，用以傳輸該第二訊號，其中該第二訊號的一相位和該第一訊號的一相位相反；其中該第二傳輸端用以連接亦設置在該印刷電路板上的一終端元件。
本發明之另一實施例揭露了一種半導體晶片，具有EMI防護機制，包含：一內部時脈電路，用以產生一內部時脈訊號；一第一相位偏移裝置，用以偏移一外部時脈訊號的一相位以及輸出一相位偏移時脈訊號；一多工器，耦接至該內部時脈電路以及該第一相位偏 移裝置，用以選擇性的輸出該內部時脈訊號以及該相位偏移時脈訊號其中之一作為一第一時脈訊號；一第二相位偏移裝置，耦接至該多工器，用以偏移該第一時脈訊號的一相位以及輸出一第二時脈訊號；一第一輸出墊，耦接至該多工器以輸出該第一時脈訊號；以及一可控制墊，耦接至該第一相位偏移裝置以及該第二相位偏移裝置；其中該可控制墊被控制以選擇性的作為一輸入墊或一第二輸出墊，該輸入墊接收該外部訊號並傳輸該外部訊號至該第一相位偏移裝置，而該第二輸出墊用以傳輸該第二時脈訊號。
本發明之另一實施例揭露了一種產生一差動時脈訊號對的方法，該方法包含：提供一第一時脈訊號：偏移一第二時脈訊號的相位以產生一相位偏移時脈訊號；選擇性的輸出該第一時脈訊號以及該相位偏移時脈訊號其中之一作為正時脈訊號；偏移該正時脈訊號的一相位以產生負時脈訊號；輸出該正時脈訊號；以及控制一可控制墊以選擇性的作為一輸入墊或一輸出墊，該輸入墊接收該第二時脈訊號，該輸出墊用以傳輸該負時脈訊號。
本發明之另一實施例揭露了一種產生一差動時脈訊號對的方法，該方法包含：提供一第一時脈訊號：偏移一第二時脈訊號的該相位以產生一相位偏移時脈訊號；選擇性的輸出該第一時脈訊號以及該相位偏移時脈訊號其中之一作為正時脈訊號；偏移該正時脈訊號的一相位以產生負時脈訊號；輸出該負時脈訊號；以及控制一可控制墊以選擇性的作為一輸入墊或一輸出墊，該輸入墊接收該第一時脈訊號，該輸出墊用以傳輸該正時脈訊號。
本申請提供之半導體晶片以及產生差動時脈訊號對的方法可利用簡單的電路設計來降低EMI效應。
本領域具有通常知識者在閱讀本申請之優選實施方式以及圖示 之後，可無異議地了解本申請之上述以及其他技術方案。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第2圖為一方塊圖，其繪示了根據本發明之一實施例的裝置200，其具有EMI保護/降低機制或電路且連接於裝置250。裝置200以及裝置250可為封裝好的晶片組，但並非用以限定本發明，每一裝置都可為其他種類的電子裝置。裝置200與裝置250設置於一封裝結構(PCB)上。如第2圖所示，裝置200包含了晶粒202以及一封裝載具(例如，IC載具、IC基材、導線架)。晶粒202位於封裝載具上。晶粒202以及封裝載具皆可由封裝材料所封裝。在此實施例中，晶粒202包含一差動訊號產生電路211、資料產生電路213、215(例如晶粒202中的內部電路)，以及多個輸入/輸出連接墊。輸入/輸出連接墊包含資料輸出墊251、252、時脈輸出墊253、219，且/或時脈接收墊221。資料輸出墊251、252透過連接線或封裝載具的訊號線而連接至封裝載具的管腳201、203(僅其中之二被標示)。 時脈輸出墊253、219透過連接線或封裝載具的訊號線而連接至封裝載具的管腳223、225。時脈接收墊221透過連接線或封裝載具的訊號線而連接至封裝載具的管腳227。
多個負載電路205、207、209亦繪示於第2圖中。負載電路中的每一個可包含電阻、電容、電感或是其組合，亦可包含其他電子裝置。每一個負載電路耦接於裝置200之封裝載具的一管腳以及一地電位之間以作為一終端元件(terminator)。負載電路可設置於裝置200的內部或外部。換句話說，負載電路可設置在晶粒202的內部以作為晶粒202之內部電路的一部份。或者，負載電路可設置在封裝載具上，並且連接連接墊以及封裝載具的管腳。第2圖亦繪示了多個阻抗電路(RLC)204、206以及233，其可包含印刷電路板上的電阻、電感元件或電容。阻抗電路204、206以及233透過印刷電路板上的訊號線連接裝置200以及250。
資料產生電路213、215用以產生資料訊號。為了簡化說明，僅有資料產生電路213用以解釋本發明之實施例的動作。差動訊號產生電路211接收來自資料產生電路213的資料訊號，並輸出一差動資料訊號對。此對差動資料訊號對包含一正資料訊號Data+以及一負資料訊號Data-。此對差動資料訊號Data+、Data-透過資料輸出墊251、252以及分佈於資料輸出墊與管腳其間的連接線被分別輸出至管腳201和203。管腳201可透過印刷電路板上的訊號線連接至裝置250，或者更加透過阻抗電路204耦接至裝置250。管腳203可透過訊號線連接至一電壓準位(例如：地電位)，或者更加透過負載電路205耦接至接地電壓準位。
於此實施例中，差動訊號產生電路211輸出資料訊號以作為正資料訊號Data+。此外，差動訊號產生電路211包含一反相器(inverter) 217以反相正資料訊號Data+以產生負資料訊號Data-。或者，差動訊號產生電路211可包含一延遲元件(第2圖中未繪示)，用以延遲資料訊號並輸出正資料訊號Data+以補償由反相器217所引入的對負資料訊號Data-所產生的時間延遲。因此，正資料訊號Data+和負資料訊號Data-的相位相反。
根據前述之實施例，因為正資料訊號Data+以及負資料訊號Data-會產生相同幅度但反相的EMI雜訊，因此正資料訊號Data+以及負資料訊號Data-產生EMI雜訊會被抵消。藉由此方法，資料訊號所承受的EMI雜訊效應可被減低甚至完全避免。
前述的EMI改善機制可被運用在時脈訊號上，底下將詳述相關之實施例。在此實施例中，時脈訊號可被分成兩群組並依其產生來源而有不同的名稱。第一組包含了一內部時脈訊號ICLK，此ICLK由裝置中的時脈電路而產生(未繪示)。第二組包含了一外部時脈訊號OCLK，其由裝置的外部傳入(例如，自裝置250產生)。
晶粒202的時脈接收墊221透過管腳227以及連接線接收外部時脈訊號OCLK。晶粒202更包含了一差動訊號產生電路212、一相位偏移電路214，以及一多工器216。相位偏移電路214包含一反相器231。反相器231接收外部時脈訊號OCLK，並反相外部時脈訊號OCLK以產生一相位偏移時脈訊號PCLK。多工器216可被一控制器控制(未繪示)以選擇性的輸出內部時脈ICLK以及相位偏移時脈訊號PCLK其中之一作為正時脈訊號CLK+。差動訊號產生電路212接收正時脈訊號CLK+，並輸出一差動時脈訊號對，其包含了正時脈訊號CLK+以及負時脈訊號CLK-。差動時脈訊號對CLK+、CLK-透過時脈輸出墊253、219以及連接線分別輸出至管腳223以及225。管腳223可透過印刷電路板上的訊號線連接至裝置250，或 者更加透過阻抗電路206耦接至裝置250。管腳225可透過訊號線連接至一電壓準位(例如：地電位)，或者更加透過負載電路209耦接至接地電壓準位。
在此實施例中，差動訊號產生電路212輸出正時脈訊號CLK+至訊號輸出墊253。此外，差動訊號產生電路212包含一反相器229以反相正時脈訊號CLK+以產生負時脈訊號CLK-。或者，差動訊號產生電路212可包含一延遲元件(第2圖中未繪示)，用以延遲正時脈訊號CLK+以補償由反相器229所引入的對負時脈訊號CLK-所產生的時間延遲。因此，正時脈訊號CLK+和負時脈訊號CLK-的相位相反。
於此實施例中，藉由控制多工器216，裝置200可動作於不同的時脈模式中-內部時脈訊號模式以及外部時脈訊號模式。在內部時脈訊號模式中，如第2圖所示，多工器216被控制以輸出內部時脈訊號ICLK。此外，時脈輸出墊219可為一可控制墊，例如為一通用輸入輸出墊(general purpose input/output PAD；GPIO墊，在圖示中簡略表示為GPIO)，其被控制器致能以作為一輸出墊。用以接收外部訊號的時脈接收墊221亦可為一可控制墊(例如，一GPIO墊)，其被控制器控制而為非致能。
在外部時脈模式中，裝置200透過管腳227以及時脈接收墊221接收外部時脈訊號OCLK。相位偏移電路214接收外部時脈訊號OCLK並產生一相位偏移時脈訊號PCLK。相位偏移時脈訊號PCLK具有和外部時脈訊號OCLK相同的頻率但相位與其相反。在外部時脈模式下，多工器216被控制器控制以輸出相位偏移時脈訊號PCLK而不是內部時脈模式時的內部時脈訊號ICLK。此外，時脈接收墊221(GPIO墊)被控制器致能以作為一輸入墊。時脈輸出墊 219(GPIO墊)被控制器控制成非致能。因此，相位偏移時脈訊號PCLK透過管腳223、時脈輸出墊253以及連接線而作為正時脈訊號(CLK+)輸出，但沒有時脈訊號自管腳225輸出。在一實施例中，相位偏移時脈訊號PCLK和外部時脈訊號OCLK具有相反的相位。
與資料訊號的EMI保護機制相同，正時脈訊號CLK+和負時脈訊號CLK-所產生的EMI雜訊因為具有相同的相位，因此可被抵消。
在一實施例中，裝置200以及裝置250可使用在一通訊裝置。舉例來說，裝置200可為一電視模組且裝置250可為一行動電話模組。然而，前述之EMI改善機制可使用在通訊裝置之外的任何電子裝置。
第3A和第3B圖為方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置。第2圖和第3圖之間的差異為第2圖中的兩個可控制墊219和221更改成第3圖中的單一可控制墊301，以執行類似的功能。此外，單一可控制墊301透過連接線連接至管腳303。透過這樣的做法，可以降低連接墊與管腳數目，第3A圖和第3B圖的實施例將分述如下。
第3A圖為方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置。在此實施例中，於一內部時脈模式下，可控制墊301由控制器發出的致能訊號EN所控制，使得可控制墊301作為輸出墊。因此，管腳303透過一訊號線連接至電路板的一地電位，亦透過負載電路209耦接至地電位。此外，多工器216被控制以輸出內部時脈訊號ICLK。因此差動訊號產生電路212輸出內部時脈訊號ICLK作為正時脈訊號CLK+。差動訊號產生電路212亦藉由反相器229反相內部時脈訊號ICLK作為負時脈訊號CLK-。第3A、3B圖中的訊號傳輸路徑以虛箭頭線來表示。
第3B圖為方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置。在此實施例中，於一外部時脈模式下，可控制墊301由控制器發出的致能訊號EN所控制，使得可控制墊301作為輸入墊。因此，管腳303透過一訊號線連接至裝置250以接收外部時脈訊號OCLK，亦透過阻抗電路333耦接至裝置250。而且，多工器216被控制以輸出相位偏移時脈訊號PCLK。第3B圖中的訊號傳輸路徑以虛線標示之。差動訊號產生電路212輸出正時脈訊號CLK+至時脈輸出墊253。因此正時脈訊號CLK+和外部時脈訊號OCLK具有相反的相位。正時脈訊號CLK+和外部時脈訊號OCLK可視為一差動時脈訊號對，用以改善EMI現象。如熟知此項技藝者所知悉，儘管可控制墊301(例如，GPIO墊)可接收來自反相器229的一反相訊號，以及接收外部時脈訊號OCLK。因為連接墊301作為輸入墊使用，接收的外部時脈訊號OCLK不會被反相的訊號影響。
第4A圖為一方塊圖，其繪示了第3圖所示之電路的一部份。第4B圖為一方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置的一部份。如第4A圖所示，訊號產生電路409耦接至反相器413以及連接墊401/403，用以傳輸一第一正訊號以及一第一負訊號。此外，訊號產生電路411耦接至反相器415以及連接墊405/407，用以傳輸一第二正訊號以及一第二負訊號。然而，在第4B圖中，訊號產生電路417、419被設計成可共用反相器模組以產生反相訊號。訊號產生電路417耦接至反相器模組以及連接墊423/425，連接墊423以及425分別用以傳輸一第一正訊號以及一混合反相訊號。此外，訊號產生電路419耦接至反相器模組以及連接墊427/425，連接墊427用以傳輸一第二正訊號。此實施例中的訊號產生電路可為一資料產生電路、時脈訊號產生電路、控制訊號產生 電路，或者其他任何電子訊號的產生電路。在一實施例中，反相器模組可包含一加法器430以及一反相器420。加法器施行加法運算至第一和第二正訊號以產生一結合訊號。反相器反相結合訊號以產生一混合反相訊號，以降低第一正訊號以及第二正訊號所造成的EMI效應。
在另一實施例中，於第4B圖中，反相器模組可包含由控制器所控制的權重總和電路(未繪示)。權重總和電路用以分別提供不同權重給第一正訊號以及第二正訊號，以產生不同權重之結和訊號。於一實施例中，權重相同。於另一實施例中，權重總和電路分別提供權重值0和1給第一正訊號以及第二正訊號，以結和第一正訊號以及第二正訊號，以產生一結合訊號，因此會傾向於第一正訊號以及第二正訊號其中之一。而且，權重總和電路可週期性的切換權重值0和1給第一正訊號以及第二正訊號，以在時間共享模式下(time sharing)反相器模組產生反相第一正訊號以及反相第二正訊號。藉此，晶粒202的電路面積、連接墊以及管腳數量皆可減少。連接墊425可輸出由訊號產生電路417、419產生的訊號經過結合後產生的結合訊號之反相訊號，因此可達到不同效用的EMI降低效果。請留意第4B圖所示的實施例中雖然是混合兩訊號以降低EMI效應，但亦可混合兩個以上的訊號來降低EMI效應。
請留意第5圖。第5圖為一方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置，此裝置處於一外部時脈訊號模式。第5圖中的訊號傳輸路徑以虛箭頭線來表示。在此實施例中，晶粒502包含一時脈電路(未繪示)、一差動訊號產生電路512、一相位偏移電路514、一多工器516、一時脈輸出墊553以及一可控制墊519。時脈電路產生一內部時脈訊號。相位偏移電路514包含一 反相器531。反相器531接收內部時脈訊號ICLK，並反相內部時脈訊號ICLK的相位以產生一相位偏移時脈訊號PCLK。多工器516由一控制器控制(未繪示)以選擇性的輸出外部時脈訊號OCLK或是相位偏移時脈訊號PCLK其中之一作為正時脈訊號CLK+。差動訊號產生電路512接收正時脈訊號CLK+，並輸出一差動時脈訊號對，包含正時脈訊號CLK+，以及負時脈訊號CLK-。差動時脈訊號對CLK+、CLK-的相位彼此相反。差動時脈訊號對CLK-、CLK+分別傳送至時脈輸出墊553、可控制墊519(第5圖中簡略表示為GPIO)。於此實施例中，差動訊號產生電路512包含一反相器529，用以反相正時脈訊號CLK+以產生負時脈訊號CLK-。
於此實施例中，藉由控制多工器516以及可控制墊519，裝置500可操作在不同的時脈模式下(內部時脈模式以及外部時脈模式)。
在內部時脈模式下，多工器516被控制以輸出相位偏移時脈訊號PCLK以作為正時脈訊號CLK+。差動訊號產生電路512輸出負時脈訊號CLK-至時脈輸出墊553，並輸出正時脈訊號CLK+至可控制墊519。可控制墊519被控制以作為輸出正時脈訊號CLK+的輸出墊。差動訊號產生電路512可包含一延遲元件(未繪示)，用以延遲正時脈訊號CLK+以補償反相器529對負時脈訊號CLK-所產生的時間延遲。因此，正時脈訊號CLK+和負時脈訊號CLK-的相位相反。
在外部時脈模式中，可控制墊519被控制以作為輸入墊以接收外部時脈訊號OCLK。多工器516被控制器控制以輸出外部時脈訊號OCLK而不是內部時脈模式時的相位偏移時脈訊號PCLK。差動訊號產生電路512輸出負時脈訊號CLK-至時脈輸出墊553。負時脈訊號CLK-和外部時脈訊號OCLK的相位相反。負時脈訊號CLK-和外部時脈訊號OCLK可視為一差動時脈訊號對以減低EMI效應。
與資料訊號的EMI保護機制相同，正時脈訊號CLK+和負時脈訊號CLK-所產生的EMI雜訊因為具有相同的相位，因此可被抵消。
請留意前述之實施例僅用以舉例，並非用以限定本發明。舉例來說，前述的晶片並不限定於封裝好的晶片。其可為任何包含連接墊的電子裝置，而此連接墊用以耦接其他裝置以及與其他裝置通訊。此外，前述的結構可用以傳輸任何訊號。也就是說，前述的資料訊號和時脈訊號可由任何所須訊號取代。而且，前述的結構中，可以只有一部份被包含在裝置中。舉例來說，僅有資料接收墊或時脈接收墊包含於裝置中。
此外，前述的結構不限於使用在降低EMI效應。基於相同內容之潤飾或改變均應在本發明所涵蓋的範圍之內。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
101、103‧‧‧晶片
102、104‧‧‧天線
200、250‧‧‧裝置
109、111、113、201、203、223、225、227、303‧‧‧管腳
107、202、502‧‧‧晶粒
105、204、206、233、333‧‧‧阻抗電路
115、117、119‧‧‧連接線
205、207、209‧‧‧負載電路
211、212、512‧‧‧差動訊號產生電路
213、215‧‧‧資料產生電路
214、514‧‧‧相位偏移電路
216、516‧‧‧多工器
217、229、231、529、531‧‧‧反相器
221‧‧‧時脈接收墊
251、252‧‧‧資料輸出墊
253、219、553‧‧‧時脈輸出墊
301、519‧‧‧可控制墊
401、403、405、407、423、425、427‧‧‧連接墊
409、411、417、419‧‧‧訊號產生電路
413‧‧‧反相器
415‧‧‧反相器
420‧‧‧反相器
430‧‧‧加法器
第1圖繪示了描述EMI如何發生之一方塊圖。
第2圖為一方塊圖，其繪示了根據本發明之一實施例的裝置200，其具有EMI保護機制且連接於裝置250。
第3A和第3B圖為方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置。
第4A圖為一方塊圖，其繪示了第3圖所示之電路的一部份。
第4B圖為一方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置的一部份。
第5圖為一方塊圖，其繪示了根據本發明之另一實施例的具有EMI保護機制之裝置，此裝置處於一外部時脈訊號模式。
200、250‧‧‧裝置
201、203、223、225、227‧‧‧管腳
202‧‧‧晶粒
204、206、233‧‧‧阻抗電路
205、207、209‧‧‧負載電路
211‧‧‧差動訊號產生電路
212‧‧‧差動訊號產生電路
213、215‧‧‧資料產生電路
214‧‧‧相位偏移電路
216‧‧‧多工器
217、229、231‧‧‧反相器
221‧‧‧時脈接收墊
251、252‧‧‧資料輸出墊
253、219‧‧‧時脈輸出墊

Claims (5)

  1. 一種半導體晶片，可設置於一印刷電路板上，包含：一訊號產生模組，用以產生一第一訊號、一第二訊號以及一第三訊號；一第一傳輸端，用以傳輸該第一訊號；一第二傳輸端，用以傳輸該第二訊號；以及一第三傳輸端，用以傳輸該第三訊號；其中該第二傳輸端用以連接亦設置在該印刷電路板上的一終端元件；其中該訊號產生模組包含：一第一訊號產生電路，用以產生該第一訊號；以及一差動訊號產生電路，用以接收該第一訊號以及該第三訊號以產生一結合訊號；其中該差動訊號產生電路更反相該結合訊號的一相位以產生該第二訊號。
  2. 如申請專利範圍第1項所述之半導體晶片，其中該差動訊號產生電路以相對應的權重結合該第一訊號以及該第三訊號。
  3. 如申請專利範圍第1項所述之半導體晶片，其中該終端元件包含一第一端以及一第二端，該第一端連接至該半導體晶片的該第二傳輸端，該第二端連接至該印刷電路板的一電壓位準。
  4. 如申請專利範圍第1項所述之半導體晶片，其中該第一傳輸端位於該第二傳輸端的旁邊。
  5. 如申請專利範圍第1項所述之半導體晶片，其中該第二傳輸端包含一可控制墊；其中該可控制墊被控制以選擇性的作為一輸入墊以接收一外部訊號，或者作為一輸出墊以傳輸該第二訊號。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150336463A1 (en) * 2014-05-21 2015-11-26 Delphi Technologies, Inc. Active electromagnetic interference mitigation system and method
CN111025153A (zh) * 2018-10-09 2020-04-17 上海汽车集团股份有限公司 一种电动汽车电池故障诊断方法和装置
KR102682005B1 (ko) * 2019-12-31 2024-07-04 엘지디스플레이 주식회사 터치 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111080A (en) * 1989-11-21 1992-05-05 Hitachi, Ltd. Complementary signal transmission circuit with impedance matching circuitry
US5264744A (en) * 1989-11-21 1993-11-23 Hitachi, Ltd. Complementary signal transmission circuit with impedance matching circuitry
US20060290376A1 (en) * 2004-07-07 2006-12-28 Kao Richard F C High speed integrated circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4583013A (en) * 1984-02-13 1986-04-15 Rockwell International Corporation Oscillator signal detect circuit
HUP0200304A2 (en) 1999-02-03 2002-05-29 Siemens Ag Integrated antenna coupler element
US7373561B2 (en) * 2002-10-29 2008-05-13 Broadcom Corporation Integrated packet bit error rate tester for 10G SERDES
TW200501580A (en) 2003-06-23 2005-01-01 Mitac Technology Corp Offset circuit for constraining electromagnetic interference and operation method thereof
JP4201752B2 (ja) 2004-09-21 2008-12-24 ローム株式会社 オーディオパワーアンプｉｃ
JP4745127B2 (ja) 2006-05-23 2011-08-10 ルネサスエレクトロニクス株式会社 クロック切替回路
CN101217468A (zh) 2007-12-28 2008-07-09 华为技术有限公司 路由查表系统、三态内容寻址存储器和网络处理器
US8072242B2 (en) * 2009-12-18 2011-12-06 Meta Systems Merged programmable output driver
US8461934B1 (en) * 2010-10-26 2013-06-11 Marvell International Ltd. External oscillator detector

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111080A (en) * 1989-11-21 1992-05-05 Hitachi, Ltd. Complementary signal transmission circuit with impedance matching circuitry
US5264744A (en) * 1989-11-21 1993-11-23 Hitachi, Ltd. Complementary signal transmission circuit with impedance matching circuitry
US20060290376A1 (en) * 2004-07-07 2006-12-28 Kao Richard F C High speed integrated circuit

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