JP2012042989A - 半導体集積回路 - Google Patents

Abstract

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に複数のＳＥＲＤＥＳマクロを備える半導体集積回路に関する。

近年の各種高速シリアルインターフェース規格では、複数チャネルのそれぞれに対応する送信機（Ｔｘ）からの出力データ間のスキュー（以下、単にスキューという）を所定の値以下に抑えるよう規定されている。例えば、ＣＥＩ−６Ｇ−ＳＲでは５００ｐｓ以下と規定されている。

図６は、高速シリアルインターフェース用の一般的なＳｅｒＤｅｓ（Serializer/ Deserializer）マクロにおける送信側のブロック（以下、送信ブロックという）を示す図である。図６に示すＳｅｒＤｅｓマクロの送信ブロックは、位相同期ループ回路ＰＬＬ（Phase-Locked Loop）及びｎ（ｎは自然数）個の送信機Ｔｘ１〜Ｔｘｎを備えている。位相同期ループ回路ＰＬＬには、リファレンスクロック信号ＣＬＫｒｅｆと出力側からフィードバックされる低速クロック信号ＬＣＬＫとが入力される。そして、位相同期ループ回路ＰＬＬから高速クロック信号ＨＣＬＫと低速クロック信号ＬＣＬＫとが出力され、各送信機Ｔｘ１〜Ｔｘｎにチャネル間のスキュー＝ｔ１で分配されている。これにより、各チャネルからの送信出力データもチャネル間でのスキューがｔ１以内で出力される。よって、このｔ１の値を規格値内に収めることが、ＳｅｒＤｅｓマクロのスペックとして設計者に要求される。

なお、特許文献１には、並列に設けられた複数のマクロ間の同期を取るためのクロック生成回路が開示されている。

特開２００８−１７８０１７号公報

発明者は以下の問題を見出した。多チャネル化が求められる中、図６の送信ブロックにおいて単純に多チャネル化した場合、図６が横方向に伸びた構成となる。これは実際のレイアウトにおいても同じである。ここで、高速性能が要求されるＳＥＲＤＥＳマクロは、その性質からチップの周辺部へ配置されることが多い。さらに、多チャンネル構成の場合には、１つのマクロ内の各チャネルの特性を等しくするため、チップの１辺に収まるように配置されることが一般的である。そのため、多チャネル化によりＳＥＲＤＥＳマクロが一方向に伸びた構成となると、ダイレクトにチップサイズの大型化を招いてしまう問題があった。また、特許文献１のクロック生成回路では回路が複雑化・大型化してしまう問題があった。

本発明に係る半導体集積回路は、
同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備え、
各前記複数の送信ブロックは、
基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、
前記第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、前記リセット信号に応じて少なくとも前記第２の送信用クロック信号を出力するリセット機能付き分周器と、
前記第１及び第２の送信用クロック信号が分配される複数の送信機と、を備えるものである。

本発明に係る半導体集積回路は、各送信ブロックがリセット信号に応じて送信用クロック信号を出力するリセット機能付き分周器を備えている。そのため、簡易な回路構成により並列に設けられた複数の送信ブロック間の同期を取ることができ、チップサイズの大型化を防止することができる。

本発明に係る半導体集積回路は、簡易な回路構成により並列に設けられた複数の送信ブロック間の同期を取ることができ、チップサイズの大型化を防止することができる。

本発明の第１の実施の形態に係る半導体装置のブロック図である。 同一マクロ内での最大スキューΔｔｍａｘ（ｉｎ）を説明するためのタイミングチャートである。 複数マクロ間での最大スキューΔｔｍａｘを説明するためのタイミングチャートである。 第１の実施の形態に係るリセット機能付き分周器ＤＩＶ３の詳細図である。 第１の実施の形態の変形例に係るリセット機能付き分周器ＤＩＶ３の詳細図である。 本発明の第２の実施の形態に係る半導体装置のブロック図である。 高速シリアルインターフェース用の一般的なＳｅｒＤｅｓマクロにおける送信ブロックを示す図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係る半導体集積回路のブロック図である。まず、全体構成について説明する。この半導体装置は、ｍ（ｍは自然数）個のＳｅｒＤｅｓマクロＭＣＲ＿Ａ、ＭＣＲ＿Ｂ、ＭＣＲ＿Ｃ、・・・、ＭＣＲ＿ｍを備えている。ここで、図１にはＳｅｒＤｅｓマクロの送信ブロックのみを示している。図１には図示されていないが、当然のことながら各ＳｅｒＤｅｓマクロは、送信ブロック（TRANSMITTER BLOCK）に対応する受信ブロック（RECEIVER BLOCK）を備えている。

図１に示すように、ＳｅｒＤｅｓマクロＭＣＲ＿Ａの送信ブロックは、位相同期ループ回路ＰＬＬ、リセット機能付き分周器ＤＩＶ３、ｎ個の送信機Ｔｘ１〜Ｔｘｎを備えている。ここで、位相同期ループ回路ＰＬＬは、位相周波数検出回路ＰＦＤ（Phase Frequency Detector）、チャージポンプＣＰ（Charge Pump）、ローパスフィルタＬＰＦ（Low-Pass Filter）及び分周器ＤＩＶ１、ＤＩＶ２を備えている。なお、各ＳｅｒＤｅｓマクロＭＣＲ＿Ａ以外の各ＳｅｒＤｅｓマクロの送信ブロックも、ＳｅｒＤｅｓマクロＭＣＲ＿Ａの送信ブロックと同様の構成を備えている。

次に、各構成要素について説明する。位相周波数検出回路ＰＦＤには、リファレンスクロック信号ＣＬＫｒｅｆと位相同期ループ回路ＰＬＬの出力側から（図１の例では分周器ＤＩＶ２から）のフィードバッククロック信号とが入力される。そして、位相周波数検出回路ＰＦＤは、これら２つのクロック信号の位相差及び周波数差に応じた信号を、チャージポンプＣＰに対し出力する。

具体的には、フィードバッククロック信号の周波数がリファレンスクロック信号ＣＬＫｒｅｆの周波数よりも低ければ、位相周波数検出回路ＰＦＤはチャージポンプＣＰに対し、クロック信号の周波数を上げるためのＵＰ信号を出力する。反対に、フィードバッククロック信号の周波数がリファレンスクロック信号ＣＬＫｒｅｆの周波数よりも高ければ、位相周波数検出回路ＰＦＤはチャージポンプＣＰに対し、リカバリクロックの周波数を下げるためのＤＯＷＮ信号を出力する。

また、フィードバッククロック信号の位相がリファレンスクロック信号ＣＬＫｒｅｆの位相よりも遅れていれば、位相周波数検出回路ＰＦＤはチャージポンプＣＰに対し、クロックの位相を進めるためのＵＰ信号を出力する。反対に、フィードバッククロック信号の位相がリファレンスクロック信号の位相よりも進んでいれば、位相周波数検出回路ＰＦＤはチャージポンプＣＰに対し、クロック信号の位相を遅らせるためのＤＯＷＮ信号を出力する。

チャージポンプＣＰは、位相周波数検出回路ＰＦＤから入力された位相及び周波数についてのＵＰ信号又はＤＯＷＮ信号に応じたアナログ電流信号を出力する。
ローパスフィルタＬＰＦは、チャージポンプＣＰから入力されたアナログ電流信号に基づいて制御電圧信号を生成する。

そして、電圧制御発振回路ＶＣＯは、ローパスフィルタＬＰＦから入力された制御電圧信号に基づいてクロック信号ＶＣＯＣＬＫ＿Ａを生成する。このクロック信号ＶＣＯＣＬＫ＿Ａは、分周数Ｎの分周器ＤＩＶ１に入力される。分周器ＤＩＶ１からは、周波数が電圧制御発振回路ＶＣＯから出力されたクロック信号ＶＣＯＣＬＫ＿Ａの１／Ｎであるクロック信号ＣＬＫＲ＿Ａが出力される。

クロック信号ＣＬＫＲ＿Ａは分周器ＤＩＶ２へ入力される。分周器ＤＩＶ２から出力されたクロック信号は上記フィードバック信号として位相周波数検出回路ＰＦＤへ入力される。

他方、クロック信号ＣＬＫＲ＿Ａはリセット機能付き分周器ＤＩＶ３へも入力される。リセット機能付き分周器ＤＩＶ３は、送信用の高速クロック信号ＨＣＬＫと低速クロック信号ＬＣＬＫとを出力する。この高速クロック信号ＨＣＬＫと低速クロック信号ＬＣＬＫとが、各送信機Ｔｘ１〜Ｔｘｎに分配されている。ここで、図１に示すように、送信機Ｔｘ１〜Ｔｘｎへの高速クロック信号ＨＣＬＫ及び低速クロック信号ＬＣＬＫの分配スキューはｔ１となる。ここで、送信機Ｔｘ１〜Ｔｘｎは、パラレルデータをシリアルデータに変換するパラレルシリアル変換回路である。

ここで、図１に示すように、ＳｅｒＤｅｓマクロＭＣＲ＿Ａのリセット機能付き分周器ＤＩＶ３には、リセット信号ＲＳＴＢ＿Ａが入力される。同様に、他のＳｅｒＤｅｓマクロのリセット機能付き分周器ＤＩＶ３（不図示）にもリセット信号ＲＳＴＢ＿Ｂ、ＲＳＴＢ＿Ｃ、・・・、ＲＳＴＢ＿ｍが入力される。これにより、非同期の複数ＳｅｒＤｅｓマクロ間のクロック信号を同期させることができる。ここで、図１に示すように、複数ＳｅｒＤｅｓマクロへのリセット信号ＲＳＴＢの分配スキューはｔ２となる。

次に、図２、３を用いて、同一ＳｅｒＤｅｓマクロ内におけるスキュー及び複数ＳｅｒＤｅｓマクロ間のスキューの詳細について説明する。図２は、同一ＳｅｒＤｅｓマクロＭＣＲ＿Ａ内での最大スキューΔｔｍａｘ（ｉｎ）を説明するためのタイミングチャートである。図３は、複数ＳｅｒＤｅｓマクロ間での最大スキューΔｔｍａｘを説明するためのタイミングチャートである。

ここで、図２、３では分周器ＤＩＶ１の分周数Ｎ＝２の場合を示している。そのため、電圧制御発振回路ＶＣＯの出力クロック信号ＶＣＯＣＬＫ＿Ａの周期をＴとすると、分周器ＤＩＶ１から出力され、リセット付き分周器ＤＩＶ３へ入力されるクロック信号ＣＬＫＲ＿Ａの周期はＮ×Ｔ＝２Ｔとなる。

図２の最上段にはリセット信号ＲＳＴＢ＿Ａが示されている。その下には、リセット信号ＲＳＴＢ＿Ａに対して、「タイミングずれ小」及び「タイミングずれ大」の２つの場合にグループ分けして示されている。

具体的には、「タイミングずれ小」及び「タイミングずれ大」のそれぞれの最上段に、電圧制御発振回路ＶＣＯの出力クロック信号ＶＣＯＣＬＫ＿Ａが示されている。その下には、リセット付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲ＿Ａが示されている。その下には、リセット付き分周器ＤＩＶ３から出力される高速クロック信号ＨＣＬＫ＿Ａが示されている。その下には、リセット付き分周器ＤＩＶ３から出力される低速クロック信号ＬＣＬＫ＿Ａのうち送信機Ｔｘ１に入力される低速クロック信号ＬＣＬＫ＿Ａ１が示されている。最下段には、リセット付き分周器ＤＩＶ３から出力される低速クロック信号ＬＣＬＫ＿Ａのうち送信機Ｔｘｎに入力される低速クロック信号ＬＣＬＫ＿Ａｎが示されている。

上段の「タイミングずれ小」のグループは、リセット信号ＲＳＴＢ＿Ａの解除のタイミングとリセット付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲ＿Ａの立ち上がりのタイミングとのずれが小さい場合を示している。具体的には、リセット信号ＲＳＴＢ＿Ａの解除直後にクロック信号ＣＬＫＲ＿Ａが立ち上がる。

下段の「タイミングずれ大」のグループは、リセット信号ＲＳＴＢ＿Ａの解除のタイミングとリセット付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲ＿Ａの立ち上がりのタイミングとのずれが大きい場合を示している。具体的には、リセット信号ＲＳＴＢ＿Ａの解除直前にクロック信号ＣＬＫＲ＿Ａが立ち上がっているため、リセット信号ＲＳＴＢ＿Ａの解除後、クロック信号ＣＬＫＲ＿Ａはその約１周期Ｎ×Ｔ＝２Ｔ分遅れて立ち上がる。

従って、同じ送信機Ｔｘ１に入力される低速クロック信号ＬＣＬＫ＿Ａ１については、リセット信号ＲＳＴＢ＿Ａの解除のタイミングによるスキューは、最大Ｎ×Ｔ＝２Ｔとなる。他方、ＳｅｒＤｅｓマクロＭＣＲ＿Ａ内の信号分配スキューは上述の通りｔ１である。そのため、同一ＳｅｒＤｅｓマクロＭＣＲ＿Ａ内での最大スキューΔｔｍａｘ（ｉｎ）＝Ｎ×Ｔ＋ｔ１＝２Ｔ＋ｔ１となる。

図３には、ＳｅｒＤｅｓマクロＭＣＲ＿Ａにおいてリセット信号ＲＳＴＢ＿Ａに対してタイミングのずれが小さい「タイミングずれ小」及びＳｅｒＤｅｓマクロＭＣＲ＿ｍにおいてリセット信号ＲＳＴＢ＿ｍに対してタイミングのずれが大きい「タイミングずれ大」の２つの場合にグループ分けして示されている。

具体的には、「タイミングずれ小」の最上段に、リセット信号ＲＳＴＢ＿Ａが示されている。その下には、リセット付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲ＿Ａが示されている。その下には、リセット付き分周器ＤＩＶ３から出力される高速クロック信号ＨＣＬＫ＿Ａが示されている。その下には、リセット付き分周器ＤＩＶ３から出力される低速クロック信号ＬＣＬＫ＿Ａのうち送信機Ｔｘ１に入力される低速クロック信号ＬＣＬＫ＿Ａ１が示されている。最下段には、リセット付き分周器ＤＩＶ３から出力される低速クロック信号ＬＣＬＫ＿Ａのうち送信機Ｔｘｎに入力される低速クロック信号ＬＣＬＫ＿Ａｎが示されている。

また、「タイミングずれ大」の最上段に、リセット信号ＲＳＴＢ＿ｍが示されている。その下には、リセット付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲ＿ｍが示されている。その下には、リセット付き分周器ＤＩＶ３から出力される高速クロック信号ＨＣＬＫ＿ｍが示されている。その下には、リセット付き分周器ＤＩＶ３から出力される低速クロック信号ＬＣＬＫ＿ｍのうち送信機Ｔｘ１に入力される低速クロック信号ＬＣＬＫ＿ｍ１が示されている。最下段には、リセット付き分周器ＤＩＶ３から出力される低速クロック信号ＬＣＬＫ＿ｍのうち送信機Ｔｘｎに入力される低速クロック信号ＬＣＬＫ＿ｍｎが示されている。

図２同様、図３においても上段の「タイミングずれ小」のグループは、リセット信号ＲＳＴＢ＿Ａの解除のタイミングとリセット付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲ＿Ａの立ち上がりのタイミングとのずれが小さい場合を示している。具体的には、リセット信号ＲＳＴＢ＿Ａの解除直後にクロック信号ＣＬＫＲ＿Ａが立ち上がる。

下段の「タイミングずれ大」のグループは、リセット信号ＲＳＴＢ＿ｍの解除のタイミングとリセット付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲ＿ｍの立ち上がりのタイミングとのずれが大きい場合を示している。具体的には、リセット信号ＲＳＴＢ＿ｍの解除直前にクロック信号ＣＬＫＲ＿ｍが立ち上がっているため、リセット信号ＲＳＴＢ＿ｍの解除後、クロック信号ＣＬＫＲ＿ｍはその約１周期Ｎ×Ｔ＝２Ｔ分遅れて立ち上がる。

ここで、リセット信号ＲＳＴＢ＿Ａとリセット信号ＲＳＴＢ＿ｍとのスキューは、上述のリセット信号ＲＳＴＢの分配スキューｔ２である。また、図２で説明したとおり、同一ＳｅｒＤｅｓマクロＭＣＲ＿Ａ内での最大スキューΔｔｍａｘ（ｉｎ）＝Ｎ×Ｔ＋ｔ１＝２Ｔ＋ｔ１である。従って、複数ＳｅｒＤｅｓマクロ間での最大スキューΔｔｍａｘは、図３に示すように、同一ＳｅｒＤｅｓマクロＭＣＲ＿Ａ内での最大スキューΔｔｍａｘ（ｉｎ）に、リセット信号ＲＳＴＢの分配スキューｔ２を加算したものとなる。即ち、複数ＳｅｒＤｅｓマクロ間での最大スキューΔｔｍａｘは次式（１）となる。
Δｔｍａｘ＝Ｎ×Ｔ＋ｔ１＋ｔ２＝２Ｔ＋ｔ１＋ｔ２・・・（１）

次に、複数ＳｅｒＤｅｓマクロ間での最大スキューΔｔｍａｘ＝Ｎ×Ｔ＋ｔ１＋ｔ２に基づいた設計方法について説明する。当該最大スキューΔｔｍａｘは、Ｎ＝１の場合にスキューは最小となる。但し、実際の設計では、規格を満足した上で、消費電力、面積などを考慮することも重要となる。

例えば、８チャネルのＳｅｒＤｅｓマクロを２つ用いて（合計１６チャネル）、規格ＣＥＩ−６Ｇ−ＳＲ（送信機Ｔｘ出力間スキューは最大５００ｐｓ）である場合を考える。ここで、Ｔ＝１６０ｐｓ（電圧制御発振回路ＶＣＯの発振周波数＝６．２５ＧＨｚ）、ｔ１＝１００ｐｓ、ｔ２＝２００ｐｓと仮定する。この場合、式（１）よりＮ＝１とする必要がある。

他方、同じ８チャネルのＳｅｒＤｅｓマクロを２つ用いて、規格ＰＣＩｅ−Ｇｅｎ２（送信機Ｔｘ出力間スキューは最大５００ｐｓ＋４ＵＩ＝１３００ｐｓ（ここでユニットインターバルＵＩ＝２００ｐｓ））である場合を考える。Ｔ＝２００ｐｓ（電圧制御発振回路ＶＣＯの発振周波数＝５ＧＨｚ）、ｔ１＝１００ｐｓ、ｔ２＝２００ｐｓ、送信機Ｔｘに分配する高速クロック信号ＨＣＬＫ＝２．５ＧＨｚ、低速クロック信号ＬＣＬＫ＝２５０ＭＨｚと仮定する。この場合、式（１）より送信機Ｔｘ出力間スキューの最大値はＮ＝１の場合５００ｐｓ、Ｎ＝２の場合でも７００ｐｓとなり規格を満足する。

なお、Ｎ＝３の場合も計算上は規格を満足する。しかしながら、この場合、リセット機能付き分周器ＤＩＶ３へ入力されるクロック信号ＣＬＫＲよりも、出力される高速クロック信号ＨＣＬＫの方が高周波数となってしまう。そのため、分周器の構成上、実現することができない。

この場合のＮ＝１及びＮ＝２、図１に示した分周器ＤＩＶ１から出力されるクロック信号ＣＬＫＲ＿Ａが入力されるリセット機能付き分周器ＤＩＶ３の構成について考える。図４Ａは、Ｎ＝２の場合のリセット機能付き分周器ＤＩＶ３の詳細図である。図４Ｂは、Ｎ＝１の場合のリセット機能付き分周器ＤＩＶ３の詳細図である。

まず、図４Ａに示すように、Ｎ＝２の場合、リセット機能付き分周器ＤＩＶ３への入力クロック信号ＣＬＫＲがそのまま高速クロック信号ＨＣＬＫとして出力される。そのため、リセット機能付き分周器ＤＩＶ３には、低速クロック信号ＬＣＬＫ用の分周器ＤＩＶ３ａのみが必要となる。

他方、図４Ｂに示すように、Ｎ＝１の場合、低速クロック信号ＬＣＬＫ用の分周器ＤＩＶ３ａに加えて高速（５ＧＨｚ）で動作する２分周の高速クロック信号ＨＣＬＫ用の分周器ＤＩＶ３ｂが必要となる。そのため、図４Ａに示すＮ＝２の場合に比べ、スキューは半分に抑えられるものの、消費電力と面積が大きくなる。よって、規格を満足した上で、消費電力、面積などを小さくするため、Ｎの値をできるだけ大きく設定することが望ましいといえる。

（実施の形態２）
次に、図５を参照して本発明の第２の実施の形態について説明する。図５は、本発明の第２の実施の形態に係る半導体集積回路である。図５のＳｅｒＤｅｓマクロＭＣＲ＿Ａにおけるリセット機能付き分周器ＤＩＶ３は、図４Ａ、４Ｂに示したリセット機能付き分周器ＤＩＶ３の両方の構造を兼ね備えている。図４Ｂの構成に加え、Ｎ＝１の場合とＮ＝２の場合とを選択的に使用するためのセレクタＳＥＬを備えている。

Ｎ＝１のパスでは、電圧制御発振回路ＶＣＯから出力されたクロック信号ＣＬＫＲ＿Ａ１（即ちＶＣＯＣＬＫ＿Ａ）が高速クロック信号ＨＣＬＫ用の分周器ＤＩＶ３ｂに入力される。そして、分周器ＤＩＶ３ｂから出力されたクロック信号がセレクタＳＥＬに入力される。Ｎ＝２のパスでは、分周器ＤＩＶ１から出力されたクロック信号ＣＬＫＲ＿Ａ２もセレクタＳＥＬに入力される。２つのパスを経由した信号のうち、セレクタＳＥＬに選択された信号は、そのまま高速クロック信号として出力される。また、セレクタＳＥＬに選択された信号は、低速クロック信号ＬＣＬＫ用の分周器ＤＩＶ３ａに入力される。そして、低速クロック信号ＬＣＬＫ用の分周器ＤＩＶ３ａから低速クロック信号ＬＣＬＫが出力される。その他の構成は同様であるため説明を省略する。

例えば、規格に応じてＮ＝１又はＮ＝２のパスを選択することができる。具体的には、Ｎ＝１でなければ送信機Ｔｘ出力間スキューの規格を満足できない場合はＮ＝１を選択し、Ｎ＝２でも規格を満足できる場合はＮ＝２のパスを選択する。これにより、１種類のＳｅｒＤｅｓマクロで複数の規格に対応することができる。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

ＣＰ チャージポンプ
ＤＩＶ１、ＤＩＶ２ 分周器
ＤＩＶ３ リセット機能付き分周器
ＤＩＶ３ａ 低速クロック信号ＬＣＬＫ用の分周器
ＤＩＶ３ｂ 高速クロック信号ＨＣＬＫ用の分周器
ＬＰＦ ローパスフィルタ
ＭＣＲ＿Ａ、ＭＣＲ＿Ｂ、ＭＣＲ＿Ｃ、ＭＣＲ＿ｍ ＳｅｒＤｅｓマクロ
ＰＦＤ 位相周波数検出回路
ＰＬＬ 位相同期ループ回路
ＳＥＬ セレクタ
Ｔｘ１〜Ｔｘｎ 送信機
ＶＣＯ 電圧制御発振回路

Claims (7)

1. 同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備え、
   各前記複数の送信ブロックは、
   基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、
   前記第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、前記リセット信号に応じて少なくとも前記第２の送信用クロック信号を出力するリセット機能付き分周器と、
   前記第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える半導体集積回路。
2. 前記リセット機能付き分周器は、前記電圧制御発振器を含む位相同期ループの外側に設けられていることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１及び第２の送信用クロック信号の前記複数の送信機への分配スキューをｔ１とし、
   前記リセット信号の前記複数の送信ブロックへの分配スキューをｔ２とした場合、
   Ｎ×Ｔ＋ｔ１＋ｔ２の値が、要求される送信機の出力スキュー規格を満足することを特徴とする請求項１又は２に記載の半導体集積回路。
4. Ｎの値が最大であることを特徴とする請求項３に記載の半導体集積回路。
5. 前記第１のクロック信号が入力され、前記第２のクロック信号を出力する分周器を更に備えることを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路。
6. 前記リセット機能付き分周器に、Ｎの値が異なる複数の前記第２のクロック信号が入力され、
   前記リセット機能付き分周器は、複数の前記第２のクロック信号のいずれか１つを選択するセレクタを更に備えることを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路。
7. 前記送信機は、パラレルデータをシリアルデータに変換するパラレルシリアル変換回路であることを特徴とする請求項１〜６のいずれか一項に記載の半導体集積回路。

Images