TWI485989B - 時脈訊號調整電路以及時脈訊號調整方法 - Google Patents

Description

時脈訊號調整電路以及時脈訊號調整方法

本發明有關時脈訊號調整電路以及時脈訊號調整方法，特別有關於使用具較少組初始時脈訊號組來產生較多組輸出時脈訊號組之時脈訊號調整電路以及時脈訊號調整方法。

在現代電子裝置中，通常會使用一相位鎖相迴路(Phase Locked Loop,PLL)來產生所需的時脈訊號。然而，相位鎖相迴路電路產生的時脈訊號之頻率範圍可能不符合後續電路的要求。例如，所產生的時脈訊號為1200MHz，但後續電路需要的是400MHz的時脈訊號，因此有些相關領域的技術以除頻器來處理相位鎖相迴路電路所產生的訊號以使除頻後時脈訊號具有所需的頻率。例如，申請案號為097123661的台灣專利申請案以及申請案號為097120639的台灣專利申請案均揭露了此類內容。關於相位鎖相迴路電路的詳細運作方式為熟知此項技藝者所知悉，於此不再贅述。

然而，有些電子裝置是利用兩時脈訊號間的相位差異來運作。舉例來說，動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)即屬於此類電子裝置。但前述的傳統相位鎖相迴路電路只考慮到單一時脈訊號的控制，且前述的除頻機制亦只考慮到針對單一訊號做處理，並未考慮到針對兩時脈訊號間的相位差異來做控制。而且，相位鎖相迴路電路所提供的時脈訊號之範圍有限，無法提供 給需在較高頻或較低頻動作的電子元件適當的時脈訊號。

因此，本發明之一目的為提供一種以少數初始時脈訊號群來產生眾多輸出時脈訊號群的時脈訊號調整電路以及時脈訊號調整方法。

本發明之一實施例提供了一種時脈訊號調整電路，用以使一第一輸出時脈訊號以及一第二輸出時脈訊號具有一預定相位差和一預定頻率。此時脈訊號調整電路包含：一多相位時脈訊號產生電路，產生一第一初始時脈訊號以及一第二初始時脈訊號；一控制電路，根據一相位關係和一頻率關係其中至少其一來產生一控制訊號，其中相位關係代表該第一初始時脈訊號以及該第二初始時脈訊號之相位差以及該預定相位差之間的關係，而該頻率關係代表該第一初始時脈訊號以及該第二初始時脈訊號和該預定頻率間的關係；一第一調整路徑，接收該第一初始時脈訊號，根據該控制訊號對該第一初始時脈訊號的頻率做調整或不做調整，以產生該第一輸出時脈訊號；以及一第二調整路徑，接收該第二初始時脈訊號，會根據該控制訊號對該第二初始時脈訊號的頻率和相位其中至少其一做調整或不做調整來產生該第二輸出時脈訊號。

本發明之又一實施例提供了一種時脈訊號調整方法，用以使一第一輸出時脈訊號以及一第二輸出時脈訊號具有一預定相位差和一預定頻率，該時脈訊號調整方法包含：產生一第一初始時脈訊號以及一第二初始時脈訊號；根據一相位關係和一頻率關係其中至少其 一來產生一控制訊號，其中相位關係代表該第一初始時脈訊號以及該第二初始時脈訊號之相位差以及該預定相位差之間的關係，而該頻率關係代表該第一初始時脈訊號以及該第二初始時脈訊號和一預定頻率間的關係；根據該控制訊號對該第一初始時脈訊號的頻率做調整或不做調整，以產生該第一輸出時脈訊號；以及根據該控制訊號對該第二初始時脈訊號的頻率和相位其中至少其一做調整或不做調整來產生該第二輸出時脈訊號。

藉由前述之實施例，可讓相位鎖相迴路電路僅需提供較少組的初始時脈訊號，便可由後續的電路來產生多組所需的時脈訊號組，可以改善習知技術中所提及的問題。而且，相位調整電路是由數位元件構成，不僅易於操作，而且成本較低。

第1圖繪示了根據本發明之實施例的時脈訊號調整電路100之方塊圖。如第1圖所示，時脈訊號調整電路100包含一第一調整路徑101、一第二調整路徑103，一相位鎖相迴路電路105(亦可由其他能多相位時脈訊號產生電路代替)以及一控制電路107。第一調整路徑101和第二調整路徑103分別接收第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 。控制電路107根據一相位關係和一頻率關係其中至少其一來產生一控制訊號CS。其中相位關係代表第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 之相位差以及預定相位差之間的關係，而頻率關係代表第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 和一預定頻率間的關係。第一調整路 徑101會根據控制訊號CS對第一初始時脈訊號ICLK₁ 的頻率做調整或不做調整，以產生第一輸出時脈訊號OCLK₁ ，第二調整路徑103會根據控制訊號CS對第二初始時脈訊號ICLK₂ 的頻率和相位其中至少其一做調整或不做調整來產生第二輸出時脈訊號OCLK₂ 。藉由這樣的做法，可以使第一輸出時脈訊號OCLK₁ 和第二輸出時脈訊號OCLK₂ 具有所需的頻率和相位。時脈訊號調整電路100之詳細運作方式將於底下詳述。

第2圖繪示了第1圖所示的時脈訊號調整電路之詳細電路圖的其中一例。請留意，第2圖中的描述僅用以舉例，並非用以限定本發明，所有能達成相同功效的其他電路均應包含在本發明的範圍之內。此外，為了簡化圖示，第1圖中有些元件未繪示在第2圖中，可共同參著第1圖以及第2圖來更為了解本發明之內容。

如第2圖所示，第一調整路徑101包含一第一除頻器201以及一第一多工器203。第一除頻器201由控制訊號CS控制其第一除頻比，並以第一除頻比除頻第一初始時脈訊號ICLK₁ 以形成一第一除頻後時脈訊號DCLK₁ 。第一多工器203根據控制訊號CS輸出第一初始訊號ICLK₁ 以及第一除頻後時脈訊號DCLK₁ 其中之一作為第一輸出時脈訊號OCLK₁ 。若以第一初始訊號ICLK₁ 作為第一輸出時脈訊號OCLK₁ ，為路徑A，若以第一除頻後時脈訊號DCLK₁ 作為第一輸出時脈訊號OCLK₁ ，為路徑B。

第二調整路徑B則包含了一第二除頻器205、一數位相位調整電路207以及一第二多工器209。第二除頻器205由控制訊號CS控制其第二除頻比，並以第二除頻比除頻第二初始時脈訊號ICLK₂ 以形 成一第二除頻後時脈訊號DCLK₂ 。數位相位調整電路207根據控制訊號CS啟動或不啟動其至少一部份，當啟動時，數位相位調整電路207對第二除頻後時脈訊號DCLK₂ 進行相位調整以產生一相位調整後時脈訊號ACLK。於一實施例中，數位相位調整電路207包含由多個正反器(flil flop)所構成的延遲線，亦即正反器為延遲單元。可由控制訊號CS控制有多少個正反器被啟動而決定要延遲多少相位，但其他可達成相同功效的數位元件均應包含在本發明的範圍之內。第二多工器209根據控制訊號CS輸出第二初始訊號ICLK₂ 、第二除頻後時脈訊號DCLK₂ 以及相位調整後時脈訊號ACLK其中之一作為第二輸出時脈訊號OCLK₂ 。當第二多工器209輸出第二初始訊號ICLK₂ 時，為C路徑。當第二多工器209相位調整後時脈訊號ACLK時，為D路徑。當第二多工器209輸出第二除頻時脈訊號DCLK₂ 時，為Dpass路徑(亦即旁通掉數位相位調整電路207)。須注意的是，前述第2圖描述中雖說明所有元件均由控制訊號CS所控制，但並不表示第2圖中的元件是由單一個相同訊號所控制，控制訊號CS可代表包含多個訊號的一訊號組，分別傳給不同對應元件來控制各元件之動作。而且，前述的除頻比可為正整數或任何有理數。

以下將以各圖示說明不同情況下，根據本發明的時脈訊號調整電路之動作。第3(a)圖、第3(b)圖、第4(a)圖、第4(b)圖、第5(a)圖以及第5(b)圖分別繪示了經根據本發明之實施例的時脈訊號調整電路於不同狀態下的訊號關係圖。可同時參閱第2圖以及這些圖示以更為了解本發明之內容。

在第3(a)圖的例子中，第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 的頻率為400MHZ，兩者相位差為90度。而如第3(b)圖所示第一輸出時脈訊號OCLK₁ 和第二輸出時脈訊號OCLK₂ 的預定頻率和預定相位亦為400MHZ和90度。因此在此情況下，不須對第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 作除頻動作，亦不須作相位調整動作。第一調整路徑101以及第二調整路徑103會直接輸出第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 做為第一輸出時脈訊號OCLK₁ 和第二輸出時脈訊號OCLK₂ 、亦即採用第2圖中的A路徑和C路徑。

在第4(a)圖的例子中，第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 的頻率為400MHZ，兩者相位差為180度。而如第4(b)圖所示第一輸出時脈訊號OCLK₁ 和第二輸出時脈訊號OCLK₂ 的所需頻率和所需相位為為200MHZ和90度。因此在此情況下，須對第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 作除頻比為2的除頻動作，但因除頻完相位差恰好為90度，因此不須做相位調整動作。第2圖中的第一調整路徑101和第二調整路徑103分別輸出第一除頻時脈訊號DCLK₁ 以及第二除頻時脈訊號DCLK₁ 做為第一輸出時脈訊號OCLK₁ 和第二輸出時脈訊號OCLK₂ 、亦即採用B路徑和Dpass路徑。

在第5(a)圖的例子中，第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 的頻率為400MHZ，兩者相位差為0度。而如第5(b)圖所示第一輸出時脈訊號OCLK₁ 和第二輸出時脈訊號OCLK₂ 的預定頻率和預定相位為為100MHZ和90度。因此在此情況下，須對 第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 作除頻比為4的除頻動作，但因除頻完相位差仍為0度，因此須做相位調整動作。於此例中，是假設數位相位調整電路207中每一正反器開啟後可延遲45度，因此須啟動兩正反器來調整第二除頻後時脈訊號DCLK₂ ，但每一正反器能延遲的角度並不受限於45度。第一調整路徑101和第二調整路徑103分別輸出第一除頻時脈訊號DCLK₁ 以及相位調整後時脈訊號ACLK做為第一輸出時脈訊號OCLK₁ 和第二輸出時脈訊號OCLK₂ 、亦即採用B路徑和D路徑。

在前述實施例中，當其中一調整路徑使用除頻過後的時脈訊號做為輸出訊號時，另一路徑必然也使用除頻過後的時脈訊號做為輸出訊號。舉例來說，當第一調整路徑101以第一除頻後時脈訊號DCLK₁ 做為第一輸出時脈訊號OCLK₁ 時，第二調整路徑103必然輸出第二除頻後時脈訊號DCLK₂ 或相位調整後時脈訊號ACLK做為第輸出時脈訊號OCLK₂ ，反之亦然。而且，在這樣的情況下，第一除頻器201和第二除頻器205的除頻比相同。

第1圖中的時脈訊號調整電路100可更包含一儲存裝置108來儲存一查找表，此查找表包含了相位調整資料。此相位調整資料包含了如何決定第一除頻比、第二除頻比、數位相位調整電路的動作，第一多工器、第二多工器的動作，以將第一初始時脈訊號和第二初始時脈訊號調整成第一輸出時脈訊號以及第二輸出時脈訊號的資訊。控制電路會根據該第一初始時脈訊號和該第二初始時脈訊號之相位差和頻率以及相位調整資料來產生控制訊號CS。

舉例來說，當第一、第二初始時脈訊號ICLK₁ 以及ICLK₂ 具有0 度相位差以及400MHZ的頻率，而希望第一、第二輸出時脈訊號OCLK₁ 以及OCLK₂ 具有0度相位差以及200MHZ的頻率時，則控制訊號CS會使第一除頻器、第二除頻器的除頻比為2，正反器啟動數目為0，而採用路徑B和Dpass。在同樣的輸入狀況下，若希望第一、第二輸出時脈訊號OCLK₁ 以及OCLK₂ 具有90度相位差以及100MHZ的頻率時(即第5(b)圖的情形)，則控制訊號CS會使第一除頻器、第二除頻器的除頻比為4，正反器啟動數目為2，而採用路徑B和D。第3(a)圖、第3(b)圖、第4(a)圖以及第4(b)圖的情形亦包含在第6圖的查找表內，其內容已詳述於前，故在此不再贅述。藉由查找表，本案的時脈訊號調整電路可以快速的由初始時脈訊號和期望的輸出時脈訊號找出要如何控制第一調整路徑和第二調整路徑來以得到期望的訊號。如此可以節省計算調整參數的時間和功率消耗。但請注意這並非用以限定本發明，根據本發明之時脈訊號調整電路當可根據第一、第二初始時脈訊號ICLK₁ 以及ICLK₂ 的相位和頻率以及預定相位和預定頻率來計算出調整數據。

此外，本發明更提出一種數位歸零計算的方法，其內容為根據欲使用的除頻比，來計算出相位鎖相迴路電路應該給出具多少理論相位差的初始時脈訊號並簡化之。舉例來說，若預定相位差為112.5度，而除頻比為4，則理論上相位鎖相迴路電路應給予具450度相位差(理論相位差)的初始時脈訊號組，而若除頻比為8，則理論上相位鎖相迴路電路應給予高達900度相位差的初始時脈訊號組。若除頻比的數值越多越不同，相位鎖相迴路電路所能提供的時脈訊號其相位差異之範圍也需越廣。然而，一般相位鎖相迴路電路並沒有 辦法給予這麼廣範圍的時脈訊號。因此會將理論相位差減360度，若仍大於360度則再減去360度，如此循環的減去直到理論相位差位於0度至360度之間，以得到一實際相位差。以除頻比為8，理論相位差為900度為例，900度減去兩次的360度之後為180度，因此相位鎖相迴路電路只要給出相位差為180度的初始時脈訊號即可，再搭配前述的實施例來調整相位，即可得到具所需相位差的輸出時脈訊號。如此亦可以簡化相位鎖相迴路電路所需提供的初始時脈訊號之組數。此數位歸零計算可由一獨立電路執行，但亦可由控制電路或數位相位調整電路執行。請留意此例雖以360度做說明，但亦可以循環的減去其他值的預定度數，亦可達到相同的效果。

以下將揭露前述各元件更詳細的技術特徵，請留意這些技術特徵是為了讓本發明的內容更加完善，並非用以限定本發明。前述除頻器，可用任何方式的除頻機制，舉例來說，使用有限狀態機(finite state machine)或是計數器(counter)來達到除頻的功能。此外，第2圖中的第一多工器203和第二多工器209可具有防突波電路，以避免切換時產生突波(glitch)。於一實施例中，此防突波電路具有整合式時脈開關(Integrated clock gating cell)、各式邏輯元件如閂鎖等，並僅在其輸入訊號邏輯值為1或0時作切換(亦即不在訊號轉換時做切換)。

根據前述之實施例，可以得到一時脈訊號調整方法，其包含了第7圖所示的步驟，如下所示：

步驟701

產生一第一初始時脈訊號ICLK₁ 以及一第二初始時脈訊號ICLK₂ 。

步驟703

根據一相位關係和一頻率關係其中至少其一來產生一控制訊號CS，其中相位關係代表第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號之相位差ICLK₂ 以及預定相位差之間的關係。而頻率關係代表第一初始時脈訊號ICLK₁ 以及第二初始時脈訊號ICLK₂ 和一預定頻率間的關係。

步驟705

根據控制訊號CS對第一初始時脈訊號ICLK₁ 的頻率做調整或不做調整，以產生第一輸出時脈訊號OCLK₁ 。

步驟707

根據控制訊號CS對第二初始時脈訊號ICLK₁ 的頻率和相位其中至少其一做調整或不做調整來產生第二輸出時脈訊號OCLK₂ 。

其他詳細步驟可由前述實施例推得，故於此不再贅述。

藉由前述之實施例，可讓相位鎖相迴路電路僅需提供較少組的初始時脈訊號，便可由後續的電路來產生多組所需的時脈訊號組，可以改善習知技術中所提及的問題。而且，相位調整電路是由數位元件構成，不僅易於操作，而且成本較低。

以上所述僅為本發明之實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧時脈訊號調整電路

101‧‧‧第一調整路徑

103‧‧‧第二調整路徑

105‧‧‧相位鎖相迴路電路

107‧‧‧控制電路

108‧‧‧儲存裝置

201‧‧‧第一除頻器

203‧‧‧第一多工器

205‧‧‧第二除頻器

207‧‧‧數位相位調整電路

209‧‧‧第二多工器

第1圖繪示了根據本發明之實施例的時脈訊號調整電路之方塊圖。

第2圖繪示了第1圖所示的時脈訊號調整電路之詳細電路圖的其中一例。

第3(a)圖、第3(b)圖、第4(a)圖、第4(b)圖、第5(a)圖以及第5(b)圖分別繪示了經根據本發明之實施例的時脈訊號調整電路於不同狀態下的訊號關係圖。

第6圖繪示了根據本發明之一實施例的查找表。

第7圖繪示了根據本發明之一實施例的時脈訊號調整方法之流程圖。

100‧‧‧時脈訊號調整電路

101‧‧‧第一調整路徑

103‧‧‧第二調整路徑

105‧‧‧相位鎖相迴路電路

107‧‧‧控制電路

108‧‧‧儲存裝置

Claims (14)

1. 一種時脈訊號調整電路，用以使一第一輸出時脈訊號以及一第二輸出時脈訊號具有一預定相位差和一預定頻率，該時脈訊號調整電路包含：一多相位時脈訊號產生電路，產生一第一初始時脈訊號以及一第二初始時脈訊號；一控制電路，根據一相位關係和一頻率關係其中至少其一來產生一控制訊號，其中相位關係代表該第一初始時脈訊號以及該第二初始時脈訊號之相位差以及該預定相位差之間的關係，而該頻率關係代表該第一初始時脈訊號以及該第二初始時脈訊號和該預定頻率間的關係；一第一調整路徑，接收該第一初始時脈訊號，根據該控制訊號對該第一初始時脈訊號的頻率做調整或不做調整，以產生該第一輸出時脈訊號；以及一第二調整路徑，接收該第二初始時脈訊號，根據該控制訊號對該第二初始時脈訊號的頻率和相位其中至少其一做調整或不做調整來產生該第二輸出時脈訊號。
2. 如申請專利範圍第1項所述之時脈訊號調整電路，其中該第一調整路徑包含：一第一除頻器，由該控制訊號控制其第一除頻比，並以該第一除頻比除頻該第一初始時脈訊號以形成一第一除頻後時脈訊號；以及 一第一多工器，根據該控制訊號輸出該第一初始訊號以及該第一除頻後時脈訊號其中之一作為該第一輸出時脈訊號；以及其中該第二調整路徑包含：一第二除頻器，由該控制訊號控制其第二除頻比，並以該第二除頻比除頻該第二初始時脈訊號以形成一第二除頻後時脈訊號；一數位相位調整電路，根據該控制訊號啟動或不啟動其至少一部份，當啟動時，該數位相位調整電路對該第二除頻後時脈訊號進行相位調整以產生一相位調整後時脈訊號；以及一第二多工器，根據該控制訊號輸出該第二初始訊號、該第二除頻後時脈訊號以及該相位調整後時脈訊號其中之一作為該第二輸出時脈訊號。
3. 如申請專利範圍第1項所述之時脈訊號調整電路，其中該多相位時脈訊號產生電路為一相位鎖相迴路電路。
4. 如申請專利範圍第2項所述之時脈訊號調整電路，其中該第一多工器輸出該第一除頻後時脈訊號時，該第二多工器必然輸出該第二除頻後時脈訊號或該相位調整後時脈訊號；而該第二多工器輸出該第二除頻後時脈訊號或該相位調整後時脈訊號時，該第一多工器必然輸出該第一除頻後時脈訊號；且當該控制電路決定該第一多工器欲輸出該第一除頻後時脈訊號時，該控制電路會使該第一除頻比以及該第二除頻比相同。
5. 如申請專利範圍第2項所述之時脈訊號調整電路，其中該第一多工器以及該第二多工器其中至少其一包含一突波防止電路，用以避免在該第一多工器或該第二多工器執行切換時產生突波。
6. 如申請專利範圍第2項所述之時脈訊號調整電路，其中該數位相位調整電路包含多個延遲單元，當該數位相位調整電路被啟動時，該些延遲單元至少其一被啟動以調整該第二除頻後時脈訊號之一相位。
7. 如申請專利範圍第6項所述之時脈訊號調整電路，其中該數位相位調整電路或該控制器更執行一數位歸零計算，該歸零計算根據該預定相位以及該第一除頻比和該第二除頻比來計算出該多相位時脈訊號提供電路所需提供的該第一初始時脈訊號以及該第二初始時脈訊號的理論相位差，並將該理論相位差循環的減去一預定角度，值到該理論相位差小於該預定角度為止，並根據該數位歸零計算的結果來計算出有多少延遲單元須被啟動。
8. 如申請專利範圍第2項所述之時脈訊號調整電路，更包含一儲存裝置，該儲存裝置儲存一查找表，該查找表包含了相位調整資料，該相位調整資料包含了如何決定該第一除頻比、該第二除頻比、該數位相位調整電路的動作，該第一多工器、該第二多工器的動作，以將該第一初始時脈訊號和該第二初始時脈訊號調整成該第一輸出時脈訊號以及該第二輸出時脈訊號的資訊，該控制電 路根據該第一初始時脈訊號和該第二初始時脈訊號之相位差和頻率以及該相位調整資料來產生該控制訊號。
9. 一種時脈訊號調整方法，用以使一第一輸出時脈訊號以及一第二輸出時脈訊號具有一預定相位差和一預定頻率，該時脈訊號調整方法包含：產生一第一初始時脈訊號以及一第二初始時脈訊號；根據一相位關係和一頻率關係其中至少其一來產生一控制訊號，其中相位關係代表該第一初始時脈訊號以及該第二初始時脈訊號之相位差以及該預定相位差之間的關係，而該頻率關係代表該第一初始時脈訊號以及該第二初始時脈訊號和一預定頻率間的關係；根據該控制訊號對該第一初始時脈訊號的頻率做調整或不做調整，以產生該第一輸出時脈訊號；以及根據該控制訊號對該第二初始時脈訊號的頻率和相位其中至少其一做調整或不做調整來產生該第二輸出時脈訊號。
10. 如申請專利範圍第9項所述之時脈訊號調整方法，其中產生該第一輸出時脈訊號的步驟包含：以一第一除頻比除頻該第一初始時脈訊號以形成一第一除頻後時脈訊號；以及根據該控制訊號輸出該第一初始訊號以及該第一除頻後時脈訊號其中之一作為該第一輸出時脈訊號； 其中產生該第二輸出時脈訊號的步驟包含：以一第二除頻比除頻該第二初始時脈訊號以形成一第二除頻後時脈訊號；根據該控制訊號決定是否對該第二除頻後時脈訊號進行一相位調整動作以產生一相位調整後時脈訊號；以及根據該控制訊號輸出該第二初始訊號、該第二除頻後時脈訊號以及該相位調整後時脈訊號其中之一作為該第二輸出時脈訊號。
11. 如申請專利範圍第10項所述之時脈訊號調整方法，若以該第一除頻後時脈訊號做為該第一輸出時脈訊號時，必然以該第二除頻後時脈訊號或該相位調整後時脈訊號做為該第二輸出時脈訊號；若以該第二除頻後時脈訊號或該相位調整後時脈訊號做為該第二輸出時脈訊號時，必然以該第一除頻後時脈訊號做為該第一輸出時脈訊號；且以該第一除頻後時脈訊號做為該第一輸出時脈訊號時，使該第一除頻比以及該第二除頻比相同。
12. 如申請專利範圍第10項所述之時脈訊號調整方法，更包含；儲存一查找表，該查找表包含了相位調整資料，該相位調整資料包含了如何決定該第一除頻比、該第二除頻比、該相位調整動作，以及以那一訊號做為該第一輸出時脈訊號或該第二輸出時脈訊號的動作，以將該第一初始時脈訊號和該第二初始時脈訊號調整成該第一輸出時脈訊號以及該第二輸出時脈訊 號的的資訊；以及根據該第一初始時脈訊號和該第二初始時脈訊號之相位差和頻率以及該相位調整資料來產生該控制訊號。
13. 如申請專利範圍第10項所述之時脈訊號調整方法，其中產生該第二輸出時脈訊號的步驟包含使用至少一延遲單元來調整該第二除頻後時脈訊號之一相位。
14. 如申請專利範圍第13項所述之時脈訊號調整方法，更包含：執行一數位歸零計算，該歸零計算根據該預定相位以及該第一除頻比和該第二除頻比來計算出該第一初始時脈訊號以及該第二初始時脈訊號的理論相位差，並將該理論相位差循環的減去一預定角度，值到該理論相位差小於該預定角度為止，並根據該數位歸零計算的結果來計算出有多少正反器須被啟動。