CN106537785A - 分数n型锁相回路电路 - Google Patents

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Abstract

提供了一种分数N型锁相回路(PLL)电路(104、600、800)。PLL电路(104、600、800)生成扩频时钟(SSC)，利用平均技术来抑制相位内插器非线性。PLL电路(600、800)包括具有混合有限脉冲响应(FIR)滤波的分数分频器(606、806)。此外，提供了用于混合FIR分数N型PLL电路(600、800)的小型且低功率分频器。

Description

分数N型锁相回路电路
技术领域
本发明的实施例涉及电子电路的领域，具体涉及一种用于扩频时钟产生器的分数分频器型分数N型锁相回路。
背景技术
扩频时钟(Spread Spectrum Clock，SSC)信号用于电子组件，以利于抑制电磁干扰。SSC信号根据期望的调制形状函数(例如正弦波、三角波等)而具有不同频率的时钟，前述不同频率通常在最小/最大值之间振荡。SSC信号可借由根据预定的调制频率及调制角度对锁相回路电路(Phase Locked Loop,PLL)所产生的时钟信号频率进行调制而产生。积分三角调制器(sigma-delta modulator)型分数N型锁相回路(fractional-N PLL)可用以产生SSC信号；然而，积分三角调制器的量化噪声会对锁相回路输出引发抖动(jitter)。
发明内容
实施例描述了使用分数N型锁相回路(PLL)的技术。某些实施例描述用于扩频时钟(SSC)产生器的分数分频器型分数N型锁相回路(PLL)，其利用相位平均技术来抑制相位内插器非线性。某些实施例基于具有混合有限脉冲响应(finite impulse response，FIR)滤波的分数分频器来描述分数N型锁相回路。某些实施例描述用于混合有限脉冲响应分数N型锁相回路的小型且低功率分频器。
附图说明
在所附附图中以示例但非限制性的方式图示本发明的实施例，在这些附图中，相同附图标记指代相同要素。
图1为根据本发明的一实施例显示扩频时钟产生器电路。
图2A为根据本发明的一实施例显示产生“mmd_clk”及延迟时钟“mmd_clk_d”信号的多模数分频器的概要示意图。
图2B为根据本发明的一实施例显示多模数分频器及相位内插器的时序图。
图3A为根据本发明的一实施例显示积分三角调制器分数N型锁相回路的组件。
图3B为根据本发明的一实施例显示相位平均技术的波形。
图4A及图4B为根据本发明的一实施例显示利用相位平均操作来抑制相位内插器非线性的电路。
图5为根据本发明的一实施例显示扩频时钟(SSC)产生器电路。
图6A至图6C为根据本发明的一实施例显示用以对量化噪声进行滤波的混合有限脉冲响应滤波组件。
图7A为根据本发明的一实施例显示用于分数分频器的分频器控制逻辑。
图7B及图7C为根据本发明的一实施例显示所使用的有限脉冲响应多相位分数分频器的功能。
图8A至图8D为根据本发明的一实施例显示有限脉冲响应反馈分频器电路。
图9为根据本发明的一实施例显示分数分频器的分频器控制逻辑。
图10为根据本发明的一实施例显示包含利用SSC产生的信号的逻辑的装置或系统。
具体实施方式
本文描述了用于扩频时钟(SSC)产生器的分数分频器和分数N型锁相回路(PLL)的装置、系统和方法。在下文中，阐述了详细细节以提供对实施例的全面理解。然而，本领域的技术人员将认识到，本文所买哦书的技术可以在没有以下一个或更多细节的情况下实践、或者利用其它方法、组件、材料等来实践。在其他情况中，未详细示出或描述已知的结构、材料或操作，以避免模糊某些方面。
于本发明的某些实施例中，积分三角调制器型分数N型锁相回路可用以产生扩频时钟(SSC)信号，其由电子组件使用以抑制电磁干扰(EMI)。积分三角调制器所产生的量化噪声可对锁相回路输出引发抖动；为了减少此量化噪声，本发明的实施例可利用下述的多相位分频器(multi-phase dividers)、有限脉冲响应(FIR)滤波器及数字模拟转换器(DAC)补偿技术。
相位旋转器(Phase rotator)或相位内插器(Phase Interpolator，PI)允许其采样时钟的相位得以以非常微小的增量进行调整。分数N型分频器允许锁相回路合成器得以具有比参考频率还细微的频率分辨率。分数分频器可包含一相位内插器，且若分频比步进(step)够细微则可用于整数锁相回路，或可用于积分三角型分数N型锁相回路以减少量化噪声；然而，相位内插器的非线性可能会在输出时钟频谱中造成突波(spurs)或混附波。如下所述，此处称为相位平均技术的程序用以抑制相位内插器的非线性，并移除输出时钟频谱中的突波及混附波。
图1为根据本发明的一实施例显示扩频时钟产生器电路。于此实施例中，扩频时钟(SSC，spread spectrum clock)产生电路100包含分数N型锁相回路(PLL)104，其显示进一步包含相位频率侦测器105，相位频率侦测器(phase-frequency detector，PFD)105接收显示为“ref_clk”的参考时钟信号以及显示为“pi_out”的分数分频器110(将于下进一步叙述)输出。相位频率侦测器105可比较ref_clk及pi_out之间的频率及相位差异。例如，当ref_clk的上升边缘领先(或落后)于pi_out，则PFD105可产生一向上(或向下)脉冲，其持续时间等于其间的相位差异。PFD105显示成将向上及向下的信号提供至电荷泵106；回路滤波器107对向上(up)/向下(dn)脉冲进行滤波，并提供增加/降低的输出以控制压控振荡器(voltage controlled oscillator，VCO)108，于其中前述增加/降低的控制电压会增加/降低压控振荡器的振荡频率。显示为“vco_clk”的VCO108的输出为电路100的扩频时钟输出信号，且应与没有扩频时钟(SSC)调制的vco_clk相比。
分数分频器110，于其中分频器数值每一段时间会改变，包含多模数分频器(Multi-Modulus Divider，MMD)112，其接收vco_clk，以及n位的相位内插器114，其接收来自于MMD的经除频时钟信号；每一组件显示成分别使用独立的控制字组—“mmd”及“ph<n-1:0>“。控制字组“mmd”控制MMD112的分频比，而控制字组“ph<n-1:0>”选择n位的相位内插器114的相位。上述控制字组来自于下述数字方块150的组件。此外，除了提供输出至PFD105以外，分数分频器110亦提供输出时钟“clk”至积分三角调制器120。
如此图所示，数字方块150包含三个小部分—扩频时钟(SSC)形状产生器104、积分三角调制器120以及相位累加器(phase accumulator)(或用于分数分频器的相位控制逻辑)124。扩频时钟(SSC)形状产生器102提供一输出至积分三角调制器120。SSC形状产生器102显示成产生若干个输出信号(此处另称为代码)。“int.frac”代码为分频比，其中“int”为分频比的整数部分，而“frac”为分频比的分数部分。由于n位的相位内插器114用于分频器110，故分频器具有1/(2n)的步进。因此，“frac<k-n+1,0>”的下方位输入至积分三角调制器120，而积分三角调制器的输出增加回总和节点122处的上方位“frac<k-1:k-n>”及“int”(其中“frac”具有k的长度)。
积分三角调制器120的输出的整数部分显示为“sdm_int”，而分数部分为“sdm_frac<n-1:0>”。代码“sdm_frac<n-1:0>”输入至相位累加器124(此处另称为相位旋转器)，其输出代码“ph<n-1:0>”。代码“ph<n-1:0>”控制n位的相位内插器114的输出的相位，而代码“sdm_frac<n-1:0>”控制相位内插器在每一周期所跳跃的相位步进。相位累加器的携带位增加至总和节点126处的“sdm_int”，而总和“mmd”控制MMD112的分频比。
图2A为根据本发明的一实施例显示产生“mmd_clk”及延迟时钟“mmd_clk_d”信号的多模数分频器的概要示意图。多模数分频器(MMD)200(其例如可对应至图1的MMD112)包含整数分频器202以及二个数字正反器(digital flip-flops，DFFs)204及206。“vco_clk”输入至整数分频器202，且其输出信号“div_out”；此时钟由DFF204所采样，前述DFF204显示成由时钟信号“vco_clk”所触发，且此DFF输出“mmd_clk”。此信号显示成再次由DFF206采样，前述DFF206亦由“vco_clk”触发，且此DFF输出另一时钟信号“mmd_clk_d”。
图2B根据本发明的一实施例显示MMD(例如图1的MMD112)及相位内插器(例如图1的相位内插器114)的时序图。时序图250显示“mmd_clk_d”为经除频的时钟信号“mmd_clk”的延迟；延迟期间显示为“Tvco”，其包含一个压控振荡器时钟周期。“mmd_clk”及“mmd_clk_d”信号输入至一n位相位内插器，且相位内插器将整个Tvco分成2n个相位(亦即从输入时钟的相位产生2n个相位偏移的输出)。
分数分频器的操作可借由下述实例来描述：一个4位的相位内插器可提供一个1/16相位步进，而例如40+7/16的分频比可予以实现。其步骤可下所述：
假设“vco_clk”及最初的相位内插器相位起始于“0”，MMD的分频比可设为“40”，意指MMD输出“vco_clk”的第40个及第41个周期。相位内插器的相位步进可设为“7”，第一个相位内插器输出发生于40+7/16Tvco。
之后，MMD再一次设定为“40”，且其提供“vco_clk”的第80个及第81个周期；然而，相位内插器设定为“14”，第二个相位内插器发生于80+14/16Tvco的时点。然而，第一及第二相位内插器输出之间的时间差为40+7/16Tvco。
MMD接续设定为“41”，且其提供“vco_clk”的第121个及第122个周期至相位内插器的输入；相位内插器设定为“5”。第三相位内插器输出发生于121+5/16Tvco，第二及第三相位内插器输出之间的时间差再一次为40+7/16Tvco。
因此，40+7/16的分数分频比予以实现。参照回图1，相位累加器124由相位步进控制字组“sdm_frac<n-1:0>”所控制，其溢位增加至“int”，其改变了MMD112的分频比。
于实施例中，相位内插器为非线性，意指相位内插器的相位步进并不一致，如此可能会造成量化噪声提高。例如，为了实现40+7/16的分频比，当40个周期的“vco_clk”的MMD计数器为固定不变时，相位内插器的相位步进非一致(亦即从ph0到ph7的7/16Tvco不同于ph1到ph8)。因此，相位内插器非线性可能会造成混附波及突波，且可能会增加量化噪声。
图3A为根据本发明的一实施例显示积分三角调制器分数N型锁相回路的组件。于此实例中，有2n个分数分频器310、相位频率侦测器(PFD)302及耦合至回路滤波器306的电荷泵304。电荷泵电流为原始电流的2n分之一。例如若n＝4，则有16个分数分频器、16个PFD以及16个电荷泵。假定第一个相位内插器借由从第12个相位跳跃至第三个相位而实现了7/16Tvco的相位步进，接着第二个相位内插器藉由从第13个相位跳跃至第4个相位而实现了7/16Tvco的相位步进，诸如此类。因此，16个相位跳跃操作的总和为7个周期，相位总和由16个电荷泵所平均；若PFD302及电荷泵304匹配，则相等的相位步进为7/16Tvco的相位步进。此实例步骤若进一步由图3B的图350所显示；然而，本发明的实施例可实行更少的组件，且仍然可在对应的相位总和平均中实现大部分的相等量化噪声抑制，如下所述。
图4A及图4B为根据本发明的一实施例显示利用相位平均操作来抑制相位内插器非线性的电路。如电路400中所示，单一共享多模数分频器(MMD)402予以利用，且其分频比由信号“mmd_0”所控制。
此信号显示成由图4B的控制逻辑490所产生，且可包含第一相位内插器的整数分频比。除了信号“clk”及“clk_d”以外，MMD402显示成提供另一时钟“clk_2d”，其为“clk”的二个Tvco延迟。
类似于上述实施例，2n个相位内插器予以使用，其由信号“ph_k”所控制，其中如控制电路450所显示，k从1变化到2n。多工器(MUX)406用于每一相位内插器404；每一多工器选择一组时钟信号(显示为{clk,clk_d})或另一组时钟信号(显示为{clk_d,clk_2d})，以输入至其各自的相位内插器。
每一多工器406显示成由信号“delta_mmd_k”所控制；于此实例中，控制字组为单一位，以从两组时钟信号中选择。如控制电路450中所示，“ph_k”及“delta_mmd_k”信号来自于总和节点452的输出。例如，若一周期处的ph_0为9/16，且第k个相位内插器的最初相位设定为11/16，则“ph_k”为”2/16”而“delta_mmd_k”为“1”。
于此实例中，最初相位取决于期望的相位平均；例如，若期望的相位平均粒度为16，则第一相位累加器最初会设定为0/16，第一相位内插器从开始的相位0跳跃，第二相位累加器最初设定为1/16，接着第二相位内插器从开始的相位1跳跃。对于其余的相位内插器亦同理(亦即第三相位内插器从开始的相位“2”跳跃，第16个相位内插器从相位“15”跳跃)。然而，本发明的实施例可实行更少的组件，且仍然可在对应的相位总和平均中实现大部分的相等量化噪声抑制。对于期望的相位平均粒度4，第一相位内插器将会从相位“0”开始跳跃，第二相位内插器最初从相位“4”跳跃，第三相位内插器将会最初从相位“8”跳跃，以及第四相位内插器将会最初从相位“12”跳跃。因此，于此实施例中，与现有技术方案相比，只有使用三个额外的PFD及三个额外的相位内插器。
如上所讨论，分数N型锁相回路中的积分三角调制器的量化噪声会对输出时钟引发抖动。于某些实施例中，基于分数分频器的混合有限脉冲响应反馈分频器可用以减少量化噪声，且亦抑制所使用的相位内插器的非线性所造成的突波及噪声。
图5为根据本发明的一实施例显示扩频时钟(SSC)产生器电路。于此实施例中，扩频时钟(SSC)产生电路500包含与图1的SSC产生电路100相同的功能组件，除了数字方块550不包含扩频时钟形状产生器(亦即与图1的扩频时钟形状产生器104相比)。
分数N型锁相回路中的积分三角调制器120的量化噪声可对输出时钟引发抖动；于某些实施例中，为了减少量化噪声，若干技术例如多相位分频器、有限脉冲响应及数字模拟转换器补偿技术予以使用。于下述实施例中，基于分数分频器的混合有限脉冲响应反馈分频器用以减少量化噪声(除了抑制相位内插器的非线性所造成的突波及噪声以外)，且此方案可仅利用单一个MMD。
如图中所示，多模数分频器(MMD)512及n位相位内插器514形成分数分频器510，且其分别利用独立的控制字组“mmd”及“ph<n-1:0>”。控制字组“mmd”控制MMD分频器的分频比，而控制字组“ph<n-1:0>”选择n位的相位内插器的相位。两个控制字组均来自于数字方块550。数字方块可分成两个部分—牵涉到积分三角调制器120的部分以及牵涉到相位累加器124(或用于分数分频器510的相位控制逻辑)的部分。
图6A至图6C根据本发明的一实施例显示用以对量化噪声进行滤波的混合有限脉冲响应滤波组件。于此实施例中，图6A的有限脉冲响应滤波分数N型锁相回路600显示成包含多个相位频率侦测器(PFD)602、电荷泵604、多相位反馈分频器606以及回路滤波器608，以对量化噪声进行滤波。三角积分调制器(Δ-Σ)610的输出施加于数字正反器(DFF)链612，以产生延迟输出(显示为图6B的电路650中的MC0…MC6、MC7、MC8…MC15)，这些延迟输出控制多相位反馈分频器606。为了进一步减少量化噪声，使用分数分频器，而非整数分频器。
如图6A所示，此有限脉冲响应滤波技术减少量化噪声，却提高了功率消耗及增加了芯片面积，乃因有多个PFD、电荷泵及分频器。例如，若反馈分频器使用基于MMD及相位内插器的分数分频器，则对于相位平均粒度16，可有16个模拟MMD、16个模拟相位内插器以及16个数字相位累加器。为了减少功率消耗及芯片面积的增加，本发明的实施例可利用单一个共享MMD以用于多个相位内插器。
因此，MMD产生4个时钟{mmd_clk_-d,mmd_clk,mmd_clk_d,mmd_clk_2d}，如图6C的数字正反器(DFF)链660所显示；整数分频器661的输出由循序的数字正反器(DFF)662-665所采样，这些DFF链的输出各别为“mmd_clk_-d”、“mmd_clk”、“mmd_clk_d”及“mmd_clk_2d”。因此，循序的时钟之间的延迟为一个周期的VCO时钟。第七个相位内插器的输入连接至“mmd_clk”及“mmd_clk_d”，然而其他相位内插器的输入可选自下列时钟群组：{(mmd_clk_-d,mmd_clk),(mmd_clk,mmd_clk_d),(mmd_clk_d,mmd_clk_2d)}。
图7A为根据本发明的一实施例显示用于分数分频器的分频器控制逻辑。于此实施例中，分频器控制逻辑700可包含任何分数分频器的分频器控制逻辑，除了参考分频器。于此实施例中，“分频比差异”累加器702显示成接收任何“k”DFF链输出MCk及MC7之间的差异，此处称为“Delta_MCk”。
累加器702的输出显示成与“ph7<n-1:0>”相加。整数输出“delta_mmd_k”控制第k个相位内插器710的多工器712，而信号“ph_k”控制相位内插器714。
“delta_mmd_k”的范围取决于对应的积分三角调制器输入形式、积分三角调制器结构、有限脉冲响应形式、参考分频器以及初始相位设定。用于这些已述实施例的初始相位设定可与较早叙述的实施例不同，乃因多个相位内插器用的分频比不同。
例如，若积分三角调制器的输入为固定不变，若使用多阶噪声塑形(multi-stagenoise shaping)(MASH1-1)积分三角调制器，若有限脉冲响应(FIR)阶数(tap)为16，若有限脉冲响应形式为(z-0+z-1+z-2+…+z-15)，若参考分频器选择MC7作为输入，则可能的“delta_mmd_k”可为{-1,0,+1}。于此实例中，若“delta_mmd_k”为“-1”，则第k个相位内插器选择群组{mmd_clk_-d,mmd_clk}作为n位的相位内插器714的输入。若“delta_mmd_k”为”0”，则第k个相位内插器选择{mmd_clk,mmd_clk_d}作为输入。若“delta_mmd_k”为“1”，则第k个相位内插器选择{mmd_clk_d,mmd_clk_2d}作为输入。
图7B及图7C为根据本发明的一实施例显示所使用的有限脉冲响应多相位分数分频器的功能。图750及下述叙述描述一有限脉冲响应多相位分数分频器可如何操作的实例。于第N-1个迭代(iteration)中，第7个相位内插器可设定为5/16相位步进，而其在第N个阶段中实现了40+6/16分频比；因此，共享的共同MMD的分频比设定为40，且各自的相位内插器的相位设定为11/16。与参考分频器相比，于第N-1个迭代中，“delta_mmd_6”为“-1”，故到第6个相位内插器的输入时钟为{mmd_clk_-d,mmd_clk}，而“ph”为了各自的相位内插器选择15/16相位步进。
比较第6个相位内插器的时钟与第7个相位内插器的时钟，此实例中的差异为-(-1+15/16)-5/16)＝-6/16，其亦指累加器(例如图7的累加器702)的输出为-6/16。于第N个迭代中，第6个分数分频器的分频比为40+7/16，而第7个分数分频器的分频比为40+6/16，故第N个阶段中的分频比为40+7/16-(40+6/16)＝+1/16；因此，第N个迭代中的累加器输出为-6/16++1/16＝-5/16。
再者，于第N个迭代中，第7个分频器的相位为11/16，加法器的输出为6/16，故第N个迭代中的“delta_mmd_6”为“0”，而第N个阶段中的“ph6”为6/16。
以相似的方式，“ph8”为2/16，而在第N-1个迭代中“delta_mmd_8”为1；因此，第8个相位内插器与第7个相位内插器之间所累加的相位差异为13/16。第N个阶段中的分频比差异为-1/16，故累加器输出为12/16。第N个阶段中的“ph7”为11/16，且“ph7”与累加器输出的总和为1+7/16。故第N个迭代中的“delta_mmd_8”仍然为1，而第N个迭代中的“ph8”为7/16。
因此，于上述实施例中，群组有限脉冲响应分频器利用单一个共享MMD。由于MMD在高频操作，故减少MMD的实例会显著地降低有限脉冲响应分数分频器的功率消耗及芯片面积。
相位内插器的不一致会造成相位内插器非线性，因此引发混附波及突波并增加中频率中的量化噪声。不幸地，相位内插器的非线性亦造成低频率中的若干突波或混附波；然而，若图7A的累加器702的初始设定加以配置，则相位内插器的非线性可大大地加以抑制。
此实施例中的初始相位设定不同于以上所讨论的其他实施例，乃因用于多个相位内插器的分频比不同。例如，若一实施例中有16个相位内插器，则分频比可设定如下：
(1)40+5/16(早期，最先来临的)
(2)40+6/16
(3)40+5/16
(4)40+7/16
(5)40+5/16
(6)40+4/16
(7)40+5/16
(8)40+6/16
(9)40+7/16
(10)40+5/16
(11)40+5/16
(12)40+4/16
(13)40+6/16
(14)40+6/16
(15)40+5/16
(16)40+4/16
(17)40+5/16
(18)40+7/16
(19)40+5/16
(20)40+4/16
(21)40+5/16
(22)40+4/16
(23)40+5/16
(24)40+4/16
(25)40+5/16
(26)40+4/16(最后来临的)
若有16个相位内插器，则分频比(1)40+5/16可最初设定到第16个相位内插器，分频比(2)40+6/16可最初设定到第15个相位内插器…分频比(16)40+4/16可最初设定到第1个相位内插器；假设第1个相位内插器初始相位设定为相位0，如此在第一时钟时间中其会从相位0跳跃至相位4。
于第二时钟时间中，第2个相位内插器分频比可设定为40+4/16，与第一时钟中第1个相位内插器的分频比相同。第一时间中第2个相位内插器的分频比可设定为(15)40+5/16。初始相位可设定为相位12。故于第一时钟时间中，第2个相位内插器从相位12跳跃至相位1。于第二时钟时间中，其从相位1跳跃至相位5。
对于第3个相位内插器，分频比可设定为40+6/16于第一时钟，40+5/16于第二时钟，40+4/16于第三时钟。因此，其初始相位可设定为：初始相位＝相位2–(40+5/16)–(40+6/16)＝相位7；于第一时钟，其从相位7跳跃至相位13；于第二时钟，其从相位13跳跃至相位2…。
对于第16个相位内插器，初始相位可设定为相位15-(40+5/16)-(40+5/16)-(40+6/16)-(40+5/16)-(40+7/16)-(40+5/16)-(40+4/16)-(40+5/16)-(40+6/16)-(40+7/16)-(40+5/16)-(40+5/16)-(40+4/16)–(40+6/16)-(40+6/16)-(40+5/16)；因此，于第16时钟，第16个相位内插器的分频比可设定为40+4/16，与第一时钟中第1个相位内插器的分频比相同，从相位15跳跃至相位3。
图7C的图760的显示初始相位形式的实例。假定第N+0个阶段中的第1个相位内插器的相位为15/16，且40+7/16的分频比造成相位跳跃至6/16。借由选择第2个相位内插器的适当初始相位，使第N+1个阶段中的第2个相位内插器的相位为0/16是可能的，40+7/16的分频比使第2个相位内插器的相位跳跃至相位7/16。以同样的方式，当选择不同的相位内插器的特定初始相位设定时，要让不同的相位内插器根据图760所显示的形式跳跃其相位是可能的。
于分数N型锁相回路例如图6A的有限脉冲响应滤波分数N型锁相回路600的设计中，在同频(in-band)压控振荡器噪声与三角积分量化噪声之间的取舍会限制回路带宽的选择。当分频器的输入频率太高以致于不能允许可编程分频器或计数器的适当运作时，可使用预除器(pre-scalar)。预除器将输入频率以固定比率分割，且因此可在较高频率操作，乃因其不会遭受到与计数及重设有关的延迟。此外，由于反馈分频器中的预除器会以非常高的频率运作，故多反馈分频器可能会占用显著的芯片空间面积及消耗大量的功率。因此，减少有限脉冲响应反馈分频器的尺寸及功率消耗会减轻此影响。
图8A至图8C为根据本发明的一实施例显示有限脉冲响应反馈分频器电路。于此实施例中，图8A的有限脉冲响应滤波分数N型锁相回路800显示成包含多个相位频率侦测器(PFD)802、电荷泵804、多相位反馈分频器806以及回路滤波器808，以对量化噪声进行滤波。三角积分调制器810的输出施加于DFF链810，以产生延迟输出，而这些延迟输出控制多相位反馈分频器806。与图6A相反，控制字组显示为“mmd_k”，其表示反馈分频器为整数分频器，而非分数分频器。
图8B为根据本发明的一实施例显示有限脉冲响应反馈分频器电路。于此实施例中，电路820包含积分三角调制器822、数字正反器(DFF)链824(仅绘出一部分)、共享多模数分频器(MMD)826、一组多工器及控制逻辑。如以上所述，积分三角调制器822的输出施加于DFF链824，以产生“MC0…MC6、MC7、MC8…MC15”。于此实施例中，“MC7”加以选择以控制MMD826的分频比。于此实施例中，没有相位内插器，可使用一个以上的MMD。
于此实施例中，MMD826(亦即电路820的第8个MMD)显示成产生7个时钟{mmd_clk_-3d,mmd_clk_-2d,mmd_clk_-d,mmd_clk,mmd_clk_d,mmd_clk_2d,mmd_clk_3d}。例如，如图8C的DFF链824所显示，整数分频器830的输出可由循序的数字正反器(DFF)831-837所采样；此DFF链的输出可用作为那些输出时钟(意指循序的时钟之间的延迟为一个周期的VCO时钟)。第8个反馈分频器(参照回图8B)的输出显示为“mmd_clk”，然而多个多工器的输入从该组时钟选择一个时钟。
如以上所述，此实例中的第8个反馈分频器的输出选择“mmd_clk”。如图8D的图850所显示，从第N-1个阶段至第N阶段，MMD予以设定以实现40的分频比。例如，假设第6个MMD欲从第N-1个阶段到第N个阶段实现42的分频比，例如若于第N-1个阶段中第6个MMD选择“mmd_clk_-d”作为输出，则于第N个阶段中第6个MMD将会选择“mmd_clk_d”作为输出。以同样的方式，若于第N-1个阶段中第8个MMD使用“mmd_clk_d”作为输出，且其为了实现39的分频比，则于第N个阶段中第8个MMD将会使用“mmd_clk”。
图9为根据本发明的一实施例显示分数分频器的分频器控制逻辑。于此实例中，控制逻辑900可控制除了参考分频器以外的任何分频器。“分频比差异”累加器902及MCk与MC7之间的差值(称为“Delta_MCk”)施加于此累加器。累加器902的输出可控制多工器910。“delta_mmd_k”的范围取决于积分三角调制器输入形式、积分三角调制器结构、有限脉冲响应形式、参考分频器以及初始相位设定。例如，若积分三角调制器的输入为固定不变，若选择MASH1-1积分三角调制器，若有限脉冲响应(FIR)阶数(tap)为16，若有限脉冲响应形式为(z-0+z-1+z-2+…+z-15)，若参考分频器选择MC7作为输入，则可能的“delta_mmd_k”可为{-3,-2,-1,0,+1,+2,+3}。若“delta_mmd_k”为“-3”，则第k个多工器选择“mmd_clk_-3d”作为输入。另一实例为，若“delta_mmd_k”为“0”，则第k个多工器选择“mmd_clk”作为输入。
图10为根据本发明的一实施例显示包含利用SSC产生的信号的逻辑的装置或系统。于此图式中，某些与本发明没有密切关系的标准且已知的组件并未加以显示。于某些实施例中，装置或系统1000(此处大体上称为装置)包含一总线或互连结构1002或其他用以传送数据的通讯手段。装置1000可包含一处理手段例如一个或以上的处理器1004，其与互连结构1002耦合以用于处理信息。处理器1004可包含一个或以上的实体处理器及一个或以上的逻辑处理器。总线或互连结构1002显示为单一互连结构，以用于简化，但可代表多个不同的互连结构或总线，且至此样互连结构的组件链接可加以改变。图10所示的互连结构1002代表由适当的网桥(bridge)、配接器(adapter)或控制器所连接的任何一个或以上的独立实体总线、点对点链接或两者的抽象化。
于某些实施例中，装置1000还包括随机存取内存(random access memory，RAM)或其他动态存储或组件以作为主存储器1012，用以储存信息及欲由处理器1004执行的指令。随机存取内存可包含动态随机存取内存(DRAM，dynamic random access memory)。于某些实施例中，装置的内存可进一步包含某些缓存器或其他特定目的的内存。
装置1000可包含只读存储器(read only memory，ROM)1016或其他静态储存装置，用以储存静态信息及用于处理器1004的指令。装置1000可包含一个或以上的非易失性内存组件(non-volatile memory elements)1018用以储存某些组件，其包含例如闪存及硬盘或固态硬盘。
一个或以上的传送器或接收器1020亦可耦合至互连结构1002。于某些实施例中，传送器或接收器1020可耦合至一个或以上的埠1022，于其中前述埠可例如包含一个或以上的高分辨率多媒体接口(HDMITM，High-Definition Multimedia Interface)埠、一个或以上的行动高画质连接(MHLTM，Mobile High-Definition Link)埠、一个或以上的DVI(Digital Visual Interface，数字视觉接口)端口及/或其类似物。
于某些实施例中，装置1000包含一个或以上的输入设备1024，其中输入设备包含以下的一个或多个：键盘、鼠标、触摸板、语音指令辨识系统、手势辨识系统或其他用以提供输入至一运算系统的装置。装置1000亦可通过互连结构1002耦合至一输出装置1026。于某些实施例中，输出装置1026例如显示器可包含液晶显示器(LCD，liquid crystal display)或任何其他显示技术，用以显示信息或内容给用户。于某些状况中，输出装置1026可包含触控屏幕，其亦用作为至少一部分的输入设备。于某些状况中，输出装置1026可为或可包含音频装置，例如扬声器，用以提供音频信息。装置1000亦可包含一电源装置或设备1030，其可包含电源供应器、电池、太阳能电池、燃料电池或其他用以提供或产生电力的系统或装置。电源装置或设备1030所提供的电力可依需求分配至装置1000的组件。
为说明本发明上述叙述提出了若干特定细节，以利于彻底了解本发明。然而，将得以领会者为，对本领域中具通常知识的技艺者而言，本发明可在不需要其中的某些特定细节之下实施。于其他实例中，已知的结构及装置以方块图的形式显示。图中所示的组件之间可能有中间结构。此处所述或所显示的组件可能具有额外的输入或输出并未加以显示或叙述。所显示的组件或零件亦可以不同的配置方式或顺序加以配置，包含任何字段的重新排序或字段大小的修改。
本发明可包含不同的方法。本发明的方法可借由硬件组件加以实施或可具体实施于计算机可读指令中，其可用以使一般用途或特定用途的处理器或编程有指令的逻辑电路实施本方法。另则，本方法可藉由硬件与软件的结合加以实施。
部分的本发明可提供为计算机程序产品，上述计算机程序产品可包含计算机可读非瞬时储存媒体(computer-readable non-transitory storage medium)，其具有计算机程序指令储存于其上，其可用以编程一计算机(或其他电子装置)以实施根据本发明的方法。计算机可读储存媒体可包含但不限于软盘、光盘、只读光盘(compact disk read-onlymemory，CD-ROMs)及磁性光盘(magneto-optical disks)、只读存储器(ROM)、随机存取内存(RAM)、可抹除可编程只读存储器(erasable programmable read-only memory，EPROMs)、可电性式抹除可编程只读存储器(electrically-erasable programmable read-onlymemory，EEPROMs)、磁性或光学性卡片、闪存或其他类型的适于储存电子指令的媒体/计算机可读媒体。此外，本发明亦可下载为计算机程序产品，其中程序可从远程计算机传送至进行要求的计算机。
本发明的方法中的若干以其最基础的形式加以叙述，但在不脱离本发明的基础范围下仍可加入若干方法至其任一者或从其任一者删除若干方法，且可增加若干信息至此处所述信息的任一中或从其删减若干信息。本领域中的技术人员将得以领会，可对本发明进一步做若干更动及改变。此处所提供的特定实施例并非用以限制本发明，而用以说明本发明。
若叙述了“A”组件耦合至“B”组件或与其耦合，则A组件可直接耦合至B组件或透过例如C组件非直接耦合。当说明书叙述了A组件、特征、结构、方法或特性“造成”B组件、特征、结构、方法或特性，其指“A”为”B”的至少一部分原因，但亦可能有至少一其他组件、特征、结构、方法或特性协助造成“B”。若说明书指出一组件、特征、结构、方法或特性“得”、“可能”或“可”被包含，则该特定组件、特征、结构、方法或特性并不要求一定要被包含。若说明书指“一”组件，则其并不意指仅有一个所述组件。
实施例是本发明的实现方式或示例。在说明书中指出“实施例”、“一个实施例”、“一些实施例”或“其他实施例”指的是结合实施例描述的特定特征、结构或特性被包括在至少一些实施例中而不必然包括在全部实施例中。“实施例”、“一个实施例”或“一些实施例”的各种表述并不必然指代相同实施例。应当理解，在本发明的示例性实施例的前述描述中，本发明的各种特征有时在单个实施例、附图及其描述中被组合在一起以供流畅叙述本发明并且协助理解各种创新方面中的一个或多个方面。

Claims (14)

1.一种产生扩频时钟(SSC)的锁相回路(PLL)电路，包括：
多个分数分频器，每个所述多个分数分频器均包含一多模数分频器(MMD)以及多个相位内插器(PI)，其中所述多模数分频器接收来自一压控振荡器(VCO)的输出并产生多个经除频时钟信号，其中所述多个相位内插器接收来自所述多模数分频器的所述经除频时钟信号并输出各自的分数分频器输出信号；以及
一数字方块，包含一积分三角调制器，其中所述积分三角调制器输出用以产生一第一控制信号的一整数值，以用于将供每一所述多个分数分频器用的所述多模数分频器的分频比控制成相同数值，且输出用以产生一第二控制信号的一分数数值，以用于选择每一所述多个分数分频器的所述多个相位内插器的相位，使得每一所述分数分频器输出信号的平均相位匹配一期望相位步进。
2.根据权利要求1所述的PLL电路，其中每一所述分数分频器内的所述相位内插器的数量等于所述期望相位步进的分母。
3.根据权利要求1所述的PLL电路，其中每一所述分数分频器内的所述相位内插器的数量小于所述期望相位步进的分母。
4.根据权利要求1所述的PLL电路，其中所述数字方块的所述积分三角调制器包含一多阶噪声塑形积分三角调制器。
5.根据权利要求1所述的PLL电路，还包括：
一电荷泵及回路滤波器，其耦合于一相位频率侦测器与所述压控振荡器之间，用以对来自所述相位频率侦测器的向上或向下脉冲进行滤波，并提供一输出信号以控制所述压控振荡器。
6.一种产生扩频时钟(SSC)的锁相回路(PLL)电路，其特征在于，包含：
多个分数分频器，每一所述多个分数分频器均包含一多模数分频器(MMD)以及多个相位内插器(PI)，其中所述多模数分频器接收来自一压控振荡器(VCO)的输出并产生多个经除频时钟信号，其中所述多个相位内插器接收来自所述多模数分频器的所述经除频时钟信号并输出各自的分数分频器输出信号；以及
一数字方块，包含一积分三角调制器，其中所述积分三角调制器输出用以产生一第一控制信号的一整数值，以用于根据一有限脉冲响应(FIR)形式控制供每一所述多个分数分频器用的所述多模数分频器的分频比，以利于抑制所述多个相位内插器的有限脉冲响应滤波器的非线性行为。
7.根据权利要求6所述的PLL电路，其中每一所述多个分数分频器的所述多模数分频器均包含一单一多模数分频器，所述单一多模数分频器共享于所述多个相位内插器之间。
8.根据权利要求6所述的PLL电路，其中用于所述多个分数分频器的初始相位形式经过选择以抑制所述多个相位内插器的所述有限脉冲响应滤波器的非线性行为。
9.根据权利要求6所述的PLL电路，其中所述数字方块的所述积分三角调制器包含一多阶噪声塑形积分三角调制器。
10.根据权利要求6所述的PLL电路，还包括：
一相位频率侦测器；以及
一电荷泵及回路滤波器，其耦合于所述相位频率侦测器与所述压控振荡器之间，用以对来自所述相位频率侦测器的向上或向下脉冲进行滤波，并提供一输出信号以控制所述压控振荡器。
11.一种用于锁相回路(PLL)电路的有限脉冲响应(FIR)分数分频器，其特征在于，包括：
一积分三角调制器，用以输出一经调制参考信号；
多个数字正反器，用以接收所述积分三角调制器的输出并产生延迟输出，所述延迟输出包含一参考延迟输出；
多个多模数分频器，所述多模数分频器的每一个对应于所述多个数字正反器的其中一个，用以产生多个经除频信号，所述多个经除频信号的每一个对应于一各自的延迟输出；
一多工器，用以输出所述多个经除频信号的其中一个；以及
控制逻辑，用以至少部分基于一经选择的延迟输出与所述参考延迟输出之间的差来控制所述多工器输出的选择。
12.根据权利要求11所述的FIR分频器，其特征在于，还包括一分频比累加器，用以控制所述多工器输出的所述选择。
13.根据权利要求11所述的FIR分频器，其特征在于，其中所述积分三角调制器包含一多阶噪声塑形积分三角调制器。
14.根据权利要求13所述的FIR分频器，其特征在于，其中所述多阶噪声塑形积分三角调制器的输入为固定不变。
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