JP2015204107A - 設定可能なクロックインターフェイス機器 - Google Patents

Abstract

【課題】集積回路を含む機器や、そのような機器のためのクロックインターフェイスに関し、外部クロックの多様性に伴って発生する互換性問題を克服するための技術を提供する。【解決手段】集積回路メモリなどの集積回路上の、設定可能なクロック回路は、集積回路と互換性のある形式の内部クロック信号を生成するために、外部の多相クロックと外部の単相クロックを用いるように設定可能である。【選択図】図３

Description

本技術は、集積回路を含む機器や、そのような機器のためのクロックインターフェイスに関する。

集積回路は、外部クロック信号を機器に供給する端子をしばしば含んでいる。例えば、台湾で出願された先行技術文献（台湾特許Ｉ２７４２８０号）は、外部クロック信号を機器に供給する端子を有する集積回路を開示している。外部クロック信号はクロックバッファ又は他のクロック回路を通じて内部回路に供給される。

集積回路を利用するシステム又は機器の実装プロセスには、外部クロック信号を供給するバスシステム又は他の通信構造への集積回路の接続がしばしば含まれる。そのため、集積回路によって利用が可能になる外部クロック信号の性質は、自身が使用されるシステムに依存する。どんなタイプのシステムが、或いはどんなタイプの外部クロックが利用可能になるかが事前に分かっているとは限らない。

典型的な集積回路では、集積回路上の回路と外部バスシステムとの同期に使用される内部クロックを供給するために、専用の単一のクロックピンに供給される外部クロックが機器内の単相クロック回路によって利用される。高速動作用に設定される可能性のある他の典型的な集積回路では、集積回路上の回路と外部バスシステムとの同期に使用される内部クロックを供給するために、専用のクロックピンのペアに供給されるディファレンシャル外部クロックが機器内のクロック回路によって利用される。バスシステムが集積回路の設定フォーマットと合わないフォーマットの外部クロックを実装した場合、集積回路はシステム設計と互換性がないとみなされる。

このような環境で発生する互換性問題に対処する技術の提供が望まれる。

内部回路と互換性を有する形式の内部クロック信号を生成するために、例えば外部の多相クロックに必要な複数端子のクロックインターフェイスと、例えば外部の単相クロックに必要な単一端子のクロックインターフェイスとを利用するよう設定可能な、集積回路上の設定可能なクロック回路を供給する技術が記述される。当該技術は、遭遇し得る外部クロックの多様性に伴って発生する互換性問題を克服することができる。

クロック信号を内部回路に供給する、設定可能なクロックインターフェイスを含むメモリ機器が記述される。内部回路は、メモリ機器内の１又は複数の周辺回路、又は、メモリアレイ、或いは、周辺回路とメモリアレイとの両方を含むことができる。この記述の目的のための内部回路は集積回路上の回路を含む。また、クロック信号を共有する２つ以上の集積回路を有する複数チップパッケージ（multiple chip package）を含む実施形態では、この記述の目的のための内部回路は集積回路のパッケージの内部の回路を含む。

本発明の一態様では当該技術は機器を含む。当該機器は、入力端子と内部回路とを有する集積回路を含む。集積回路上のクロック回路は内部クロック信号を内部回路に供給する。クロック回路のクロック入力は複数の入力端子に電気的に接続される。クロック回路は複数のサブ回路を含む。当該複数のサブ回路のうちのサブ回路は複数の入力端子の異なる組を用いてそれぞれのクロック信号を生成するよう設定されている。集積回路上の選択回路は設定パラメータに応じる。選択回路は、設定パラメータに応じて、それぞれのクロック信号を内部クロック信号として供給するために、複数のサブ回路のうちの一つを選択する。設定パラメータはクロック設定記憶部内の集積回路に記憶される。クロック設定記憶部は、消去能力を有しないヒューズ又はフラッシュメモリセルなどのワンタイムＰＲＯＭ（one-time programmable memory）を用いて実装することができる。また、クロック設定記憶部は、他のタイプのメモリセルを用いて実装することもできる。

本明細書に記載の実施形態では、複数のサブ回路のうちの第１のサブ回路が、例えば外部ソースから単相クロックが供給される複数の入力端子のうちの一つを用いて、自身のクロック信号を生成する。複数のサブ回路のうちの第２のサブ回路が、例えば外部ソースから二相クロックが供給される複数の入力端子のうちの二つを用いて、自身のクロック信号を生成する。

本明細書に記載の実施形態では、複数のサブ回路のうちのサブ回路が、それぞれのクロック信号を、内部回路に要求される形式に合う共通の形式で生成する。例えば、設定可能なクロック回路がサブ回路のうちのどれを用いて構成されてもよい場合に、設定可能なクロック回路で生成される内部クロックは単相クロックとすることができる。

ある実施形態では、１又は複数のサブ回路が、複数の入力端子のうちの自身に対応する組に対する多相クロックを単相クロックに変換する。

また、遭遇し得る外部クロックソースの多様性に対する互換性の要求を満たすことに基づくクロックインターフェイスを設定するクロック設定プロセスを利用する機器の操作方法が記述される。

本技術の他の態様や効果は、以下の図面、詳細な説明、及び請求項を参照して理解することができる。

本明細書に記載の設定可能なクロック回路を有する機器の簡易ブロック図である。 例えば集積回路メモリ機器での使用に適した、設定可能なクロック回路の簡易ブロック図である。 設定可能なクロック回路の一実施形態のより詳細なブロック図であり、選択された一設定を図示している。 図３と同様のブロック図であり、選択された他の設定を図示している。 設定可能なクロック回路の他の実施形態を図示したブロック図である。

本発明の実施形態について図１−５を参照しながら詳細に記述する。

図１は、設定可能なクロック回路１２３を含む集積回路１７５の簡易ブロック図である。複数の端子が設定可能なクロック回路１２３に接続されている（ＣＬＫ ＴＥＲＭＩＮＡＬ（１）〜ＣＬＫ ＴＥＲＭＩＮＡＬ（Ｎ））。この例では、集積回路１７５は、データ信号及びアドレス信号のための端子に接続された入力／出力Ｉ／Ｏ回路１２２を含む。また、集積回路は制御信号端子ＣＮＴＲに接続された入力バッファ１２１を含む。他の入力バッファ１２４はチップ選択信号ＣＳのための端子に接続されている。

端子は、集積回路上の接触パッド若しくは接触ピン、又は、外部回路から内部回路への信号経路としての役割を果たす他のコネクタ構造を含むことができる。例えば、集積回路は、取扱いやプリント回路基板への組み立てを容易にするために、パッケージングされることがある。ピンがそのようなパッケージに備えられ、回路基板上の外部回路からチップ上のボンディングパッドへの信号経路が提供される。他の例では、集積回路のダイ（integrated circuit dies）は、基板への直接接続のために構成されたパッドや凹み（bumps）を含んでもよい。他のコネクタ構造も、集積回路に端子を設けるために使用することができる。

集積回路１７５は、メモリセルのアレイ１６０を含む。アレイ１６０はＮＯＲアーキテクチャ、ＮＡＮＤアーキテクチャ、又は他のアーキテクチャで構成されたフラッシュメモリアレイを含むことができる。

アドレスデコーダ１６１はアレイ１６０に連結されている。アドレスは集積回路１７５に供給され、そしてアドレスデコーダ１６１に供給される。アドレスデコーダ１６１は、ワード線デコーダ、ビット線デコーダ、及び、供給されたアドレスをデコードしてアレイ１６０内の対応するメモリセルを選択する他の適切なデコーダを含むことができる。

この例では、アレイ１６０内のビット線はページバッファ１６３に連結され、続いてページバッファ１６３は他の周辺回路１７４に連結される。ページバッファ１６３は、接続された各ビット線に対して１又は複数の記憶素子を含むことができる。アドレスデコーダ１６１は、アレイ１６０内の特定のメモリセルを選択し、それぞれの接続用ビット線を通じて、ページバッファ１６３に連結させることができる。そしてページバッファ１６３は、これらの特定のメモリセルに書き込まれ、又はこれらの特定のメモリセルから読み出されるデータを記憶することができる。

周辺回路は、アドレスデコーダ１６１、コントローラ１４０などの、アレイ１６０の一部でない、論理回路又はアナログ回路を用いて構成される回路を含む。この例では、他の周辺回路とラベルを張られたブロック１７４は、汎用プロセッサ若しくは特定目的のプロセッサなどの回路、又はアレイ１６０によってサポートされるＳｏＣ（system-on-a-chip）機能を提供するモジュールの組み合わせを含むことができる。

コントローラ１４０は、集積回路１７５の他の回路を制御するための信号を供給して、メモリアレイ１６０に対するデータの読み出し・書き込みのための様々な操作を実行する。コントローラ１４０は、コマンドデコーダ１５０とステートマシン１５１又は他のシーケンシャル論理回路を含む。コントローラ１４０は、本技術分野で既知の特定目的の論理回路を使用して実装することができる。他の実施形態では、コントローラは、機器の動作を制御するコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態では、特定目的の論理回路と汎用プロセッサの組み合わせをコントローラの実装に使用してもよい。

集積回路１７５は、機器の動作の設定に関する多様な目的のために使用される設定レジスタ１４９も含む。この例では、設定レジスタ１４９は、設定可能なクロック回路１２３に連結されるクロック設定レジスタを含む。設定レジスタ１４９は、設定可能なクロック回路１２３への設定パラメータを供給するのに適した設定記憶部の例である。

設定可能なクロック回路１２３は、受信クロック信号としてクロック回路１２３によって使用されるよう設定される、ＣＬＫ ＴＥＲＭＩＮＡＬ（１）〜（Ｎ）からのクロック信号を受信することが可能な複数のクロック入力を有する。機器上の他の端子は、受信クロック信号としてクロック回路によって使用されるよう設定されるクロック入力ではない、電力、接地電圧、制御信号などを専ら受信するよう設定される他の入力に接続することが可能である。

設定可能なクロック回路１２３は、コントローラ、メモリアレイ、ページバッファなどの内部回路の少なくとも一部で利用される、機器への内部クロックＩＮＴ ＣＬＫを供給する。

クロック回路１２３は複数のサブ回路を含むことができ、当該複数のサブ回路のうちのサブ回路は、複数の入力端子の異なる組を使用してそれぞれのクロック信号を生成するように設定される。クロック回路１２３内のサブ回路は、重複する構成要素を有しない独立した回路とすることができ、又は、少なくとも幾つかの共通の構成要素を利用することもできる。例えば、設定可能なクロック回路１２３のクロック入力は、端子に直接接続された増幅器を含んでもよい。これらの増幅器は、サブ回路の各々に利用され、重複する構成要素を形成してもよい。勿論、幅広い多様なサブ回路の設定が実現されてもよい。

クロック回路１２３は、設定レジスタ１４９内の設定パラメータに応じる、集積回路上の選択回路を含むことができる。設定パラメータに基づいて、選択回路は、それぞれのクロック信号を内部クロック信号ＩＮＴ ＣＬＫとして供給するために、複数のサブ回路のうちの一つを選択することができる。選択回路は、異なるサブ回路への別々の出力を選択可能なスイッチ又はマルチプレクサ、又は、共有の出力に連結される異なるサブ回路をイネーブルするイネーブル回路、又は、そのような構成要素の組み合わせを含むことができる。

設定レジスタ１４９は、設定パラメータを選択回路に供給するクロック設定記憶部を含む。クロック設定記憶部は、消去回路を有しないヒューズ又はフラッシュメモリセルなどのワンタイムＰＲＯＭ（one-time programmable memory）を含むことができる。また、クロック設定記憶部は他のタイプの不揮発性メモリを含むことができる。さらに別の実施形態では、クロック設定記憶部はＳＲＡＭ若しくはＤＲＡＭのメモリセル又は他の揮発性のメモリ要素を含むことができる。

図２は、図１の集積回路のような集積回路を含む機器での使用に適した、設定可能なクロック回路の実施形態のより詳しい図である。ボックス２７５は集積回路の境界を表している。クロックパッド１（２０１）からクロックパッドＮ（２０２）を含む複数の端子が集積回路に備えられている。クロックパッド１（２０１）からクロックパッドＮ（２０２）は、要素２８０及び２８１によって模式的に表されたクロックソース、又は機器の製造時にはその数や構成を知ることのできない１又は複数のクロックソースに接続されている。続いてクロックパッド１（２０１）からクロックパッドＮ（２０２）はクロック回路２０３のクロック入力に接続され、クロック回路２０３は選択回路２０４と連結されている。選択回路２０４の出力は線２０６上の内部クロック信号ＩＮＴ ＣＬＫであり、集積回路上の内部クロック動作回路（internal clocked circuit）に供給される。設定パラメータＣＯＮＦＩＧは線２０５を介して選択回路２０４に供給され、クロック回路２０３のどのサブ回路を利用するかを制御する。

複数のサブ回路のうちのサブ回路は、複数の入力端子、即ちクロックパッド１（２０１）からクロックパッドＮ（２０２）の異なる組を用いて、それぞれのクロック信号を生成するよう設定されている。例えば、１つのサブ回路は、クロックパッド１（２０１）のみを使用するよう設定されているが、他のサブ回路は、クロックパッド１（２０１）及び第２のクロックパッドなど、複数の端子のうち２つを使用するよう設定されている。単相、二相、四相、及び、１又は複数の端子を使用するその他の多相クロック入力向けに構成されたサブ回路を含めることができる。また、異なる端子への複数の単相クロック入力を使用する複数のサブ回路を含めるようにしてもよい。特定の実施に沿うよう、幅広く多様なサブ回路の組み合わせを含めるようにしてもよい。

図３は、クロックパッド１（２１１）とクロックパッド２（２１２）の２つの端子を有する、設定可能なクロック回路のより詳しい図である。クロックパッド１（２１１）は、単相クロックバッファ２１３Ａとディファレンシャル二相クロックバッファ２１３Ｂとに電気的に接続され、どんなクロック信号がパッド２１１に供給されても双方に電気的に伝達されるようになっている。ディファレンシャル二相クロックは、クロックの位相が１８０°ずれた二相クロックと考えることができる。異なる量の位相オフセットを有する二相クロックも含め、他のタイプの二相クロックを使用することもできる。クロックパッド２（２１２）は二相クロックバッファ２１３Ｂに電気的に接続され、どんなクロック信号がパッド２１２に供給されても二相クロックバッファ２１３Ｂにのみ電気的に伝達されるようになっている。

単相クロックバッファ２１３ＡはクロックＣＬＫ１を生成するよう設定され、一方で二相クロックバッファ２１３ＢはクロックＣＬＫ２を生成するよう設定されており、これらの双方はセレクタ２２０に供給される。セレクタ２２０の出力は、内部回路に適用される内部クロック２１６である。

単相クロックバッファ２１３Ａと二相クロックバッファ２１３Ｂは、内部回路によって使用される共通のフォーマットのクロックを生成する回路を含む。ある実施形態では、共通のフォーマットは、単一信号線２０６に供給することが可能な単相クロックである。他の実施形態では、共通のフォーマットは、ディファレンシャル若しくは二相のクロック、又は他の多相クロック設定である。クロックＣＬＫ１及びＣＬＫ２の周波数は、クロックバッファ２１３Ａ、２１３Ｂに含まれる回路に従って、端子に供給されるクロック信号と同じになったり、異なったりする。例えば、１又は複数のサブ回路は、クロックレートを増加させるクロック逓倍回路、又はクロックレートを減少させるクロック分周回路を含んでもよい。

設定記憶部２２５は、この例では２ビットを含んだクロックインターフェイス選択ＣＩＳパラメータＣＩＳ［０：１］を記憶する。この２ビットは、ＣＬＫ１とＣＬＫ２の選択を示すのに使用することができる。

図３は、設定可能なクロック回路が外部ソース２３０からシングルエンドクロックをクロックパッド１（２１１）で受信する構成を図示している。設定記憶部は、ＣＬＫ１を生成するサブ回路（楕円２５０によってヒューリスティックに示された構成要素を含む）を選択するよう設定されている。“Ｘ”と示されているように、クロックパッド２（２１２）に外部から接続されているものが何であっても問題はない。この設定では、クロックパッド２（２１２）につながれたクロック入力を有するサブ回路は選択されていない。

図４は、設定可能なクロック回路が、クロックパッド１（２１１）とクロックパッド２（２１２）の双方を使用して、外部のディファレンシャルクロックソース２３１から二相ディファレンシャルクロックを受信する構成を図示するように変更された図３のコピーである。この例では、設定パラメータは、ＣＬＫ２を生成するサブ回路（楕円２５１によってヒューリスティックに示された構成要素を含む）を選択するよう設定されている。

図３及び４で図示した実施形態では、設定パラメータはセレクタ２２０を制御するために使用される。セレクタ２２０は、特定の実施に沿うように、単純なスイッチ又はより複雑なクロック多重化回路から構成することが可能である。

図５は、図３及び４と同様、クロックパッド１（２１１）とクロックパッド２（２１２）の２つの端子を有する、設定可能なクロック回路を含む代替的な実施形態を図示している。クロックパッド１（２１１）は、単相クロックバッファ２３３Ａ及び二相クロックバッファ２３３Ｂに電気的に接続され、どんなクロック信号がパッド２１１に供給されても双方に電気的に伝達されるようになっている。クロックパッド２（２１２）は、二相クロックバッファ２３３Ｂに電気的に接続され、どんなクロック信号がパッド２１２に供給されても二相クロックバッファ２３３Ｂにのみ電気的に伝達されるようになっている。

単相クロックバッファ２３３ＡはクロックＣＬＫ１を生成するよう設定され、一方、二相クロックバッファ２３３ＢはクロックＣＬＫ２を生成するよう設定されている。ＣＬＫ１とＣＬＫ２は、ワイヤードＯＲ信号線２４０に供給され、内部クロックＩＮＴ ＣＬＫを線２０６上に供給する。

この例の設定記憶部２２５は、サブ回路のうちの選択された１つを有効又は無効にするために使用される。そのため、設定記憶部の出力は、単相クロックバッファ２３３Ａに電気的に接続されるイネーブル信号Ｅ１と、二相クロックバッファ２３３Ｂに電気的に接続されるイネーブル信号Ｅ２とを含む。従って、この実施形態の選択回路は、クロックバッファを有効及び無効にする回路と、クロックＣＬＫ１及びＣＬＫ２の信号ルーティング２４０とを含む。

別の実施形態では、図３及び４のような、出力に対するマルチプレクサ又はスイッチの組み合わせであって、回路を有効又は無効にするものを、設定可能なクロック回路のための選択回路として使用することができる。さらに別の実施形態では、選択回路は、設定記憶部のパラメータによって制御され、かつ、端子（例えばクロックパッド１（２１１）及びクロックパッド２（２１２））とクロックバッファ２３３Ａ及び２３３Ｂとの間の信号経路を開閉するスイッチを含むことができる。

入力端子と内部回路を有する機器（集積回路など）の制御方法が提供される。当該方法は、機器の設定パラメータを例えば機器のＯＴＰ（one time programmable）記憶部から読み出すことを含む。設定パラメータは複数の入力端子の複数の組の一つを特定し、特定可能な組は機器で利用可能な組み合わせに合うよう事前設定される。設定パラメータを利用して、内部クロック信号が複数の入力端子のうちの特定された組を用いて生成される。当該方法はクロック動作する内部回路（clocked internal circuit）に内部クロック信号を供給することを含む。

内部クロックを生成するステップは、第１のサブ回路と第２のサブ回路とのうちの一つを使用することを含むことができる。第１のサブ回路は、複数の入力端子のうちの一つを用いて第１のクロック信号を生成するよう構成された単相クロックバッファを含むことができ、第２のサブ回路は、複数の入力端子のうちの二つを用いて第２のクロック信号を生成するよう構成されたディファレンシャルクロックバッファを含むことができる。第１及び第２のクロック信号のうちの一つを選択することができる。

幾つかの例において、当該方法では、設定パラメータによって特定可能な複数の組は、複数の入力端子を特定する組を含むようにすることができ、当該方法は、特定された複数の入力端子の組に対する多相クロックを単相クロックに変換することによって内部クロックを生成することを含むようにすることができる。

本願発明は、以上で詳述した好ましい実施形態及び実施例を参照することよって開示されているが、これらの例は限定的というよりは例示的な意味を持つよう意図されていることが理解されるべきである。変更と組み合わせは当業者には容易に想到可能であり、変更と組み合わせは本願発明の精神と以下の請求項の範囲の中にあることが意図されている。

Claims (12)

1. 入力端子を有する集積回路と、
   内部回路と、
   前記内部回路に内部クロック信号を供給するための、前記集積回路上のクロック回路であって、複数の前記入力端子に電気的に接続されたクロック入力を有し、設定パラメータに応じて前記複数の入力端子の異なる組を用いて前記内部クロック信号を生成するよう設定されたクロック回路と、
   前記設定パラメータを供給するクロック設定記憶部と、
   を含む機器。
2. 前記クロック回路は、前記複数の入力端子のうちの一つを用いて第１のクロック信号を生成するよう構成された第１のサブ回路と、前記複数の入力端子のうちの二つを用いて第２のクロック信号を生成するよう構成された第２のサブ回路と、前記第１及び第２のサブ回路のうちの一つを選択するための前記設定パラメータに応じる選択回路とを含む、
   請求項１に記載の機器。
3. 前記第１のサブ回路は単相クロックバッファを含み、前記第２のサブ回路は多相クロックバッファを含む、
   請求項２に記載の機器。
4. 前記クロック回路のサブ回路の少なくとも１つは、前記複数の入力端子の組に対する多相クロックを単相クロックに変換する、
   請求項１に記載の機器。
5. 入力端子を有する集積回路と、
   メモリアレイ及び内部回路と、
   前記内部回路に内部クロック信号を供給するための、前記集積回路上のクロック回路であって、複数の前記入力端子に電気的に接続されたクロック入力を有し、複数のサブ回路を含み、前記複数のサブ回路のうちのサブ回路が前記複数の入力端子の異なる組を用いてそれぞれクロック信号を生成するよう構成された、クロック回路と、
   それぞれのクロック信号を前記内部クロック信号として供給させるために、設定パラメータに応じて、前記複数のサブ回路の一つを選択するための、前記集積回路上の選択回路と、
   前記選択回路に前記設定パラメータを供給するクロック設定記憶部と、
   を含む機器。
6. 前記複数のサブ回路のうちの第１のサブ回路は、前記複数の入力端子のうちの一つを用いて自身のクロック信号を生成し、前記複数のサブ回路のうちの第２のサブ回路は、前記複数の入力端子のうちの二つを用いて自身のクロック信号を生成する、
   請求項５に記載の機器。
7. 前記第１のサブ回路は、前記複数の入力端子のうちの一つに対する単相クロックを自身のクロック信号に変換するための単相クロックバッファを含み、前記第２のサブ回路は、前記複数の入力端子のうちの二つに対する二相クロックを自身のクロック信号に変換するための二相クロックバッファを含む、
   請求項５に記載の機器。
8. 前記複数のサブ回路のうちの少なくとも一つのサブ回路は、前記複数の入力端子の組に対する多相クロックを単相クロックに変換する、
   請求項５に記載の機器。
9. 入力端子と内部回路を有する機器の動作方法であって、
   前記機器に関する設定パラメータであって、複数の前記入力端子の複数の組のうちの一つを特定するための設定パラメータを読み出すことと、
   前記設定パラメータに応じて、前記複数の入力端子のうちの特定された組を用いて、内部クロック信号を生成することと、
   前記内部クロック信号を前記内部回路に供給することと、
   を含む方法。
10. 前記内部クロック信号を生成することは、前記複数の入力端子のうちの一つを用いて第１のクロック信号を生成するよう構成された第１のサブ回路と、前記複数の入力端子のうちの二つを用いて第２のクロック信号を生成するよう構成された第２のサブ回路とのうちの一つを使用することを含む、
    請求項９に記載の方法。
11. 前記第１のサブ回路は単相クロックバッファを含み、前記第２のサブ回路は多相クロックバッファを含む、
    請求項１０に記載の方法。
12. 前記設定パラメータによって特定可能な前記複数の組は、複数の前記入力端子を特定する組を含み、前記方法は、前記特定された複数の入力端子に対する多相クロックを単相クロックに変換することによって前記内部クロックを生成することを含む、
    請求項９に記載の方法。

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