TW201541871A - 時脈介面裝置及方法 - Google Patents

Abstract

一積體電路上的一可組態時脈電路，積體電路例如為一積體電路記憶體，可用以使用外部多相時脈和外部單相時脈以與內部電路相容的一格式產生一內部時脈。

Description

時脈介面裝置及方法 【0001】

本發明是有關於一種裝置，特別是有關於一種包含積體電路及時脈介面的裝置。

【0002】

積體電路通常包含外部時脈訊號提供到裝置的端點。外部時脈訊號經由一時脈緩衝器或其他時脈電路傳送到內部訊號。

【0003】

使用積體電路執行的一系統或裝置的流程通常包括連接積體電路到一匯流排系統或者其他提供外部時脈訊號的通訊結構。因此，外部時脈訊號的性質可依據被使用的系統而供積體電路使用。並不會總是預先知道可使用什麼類型的系統或者什麼類型的外部時脈。

【0004】

在一典型的積體電路中，裝置上的一單相時脈電路使用被提供到一專用的單一時脈腳位的一外部時脈，用來產生內部時脈以同步積體電路上的電路與外部匯流排系統。在另一典型的可用於高速操作的積體電路中，裝置上的時脈電路使用被提供到一對專用的時脈腳位的一差動外部時脈，用來產生內部時脈以同步積體電路上的電路與外部匯流排系統。當匯流排系統用一不符合積體電路被設置的格式執行一內部時脈時，積體電路會被視為與系統設計不相容。

【0005】

因此有需要提供一種技術以解決這種環境引起的相容性問題。

【0006】

在本文描述的技術提供在一積體電路上的一組態時脈電路，例如可用以在需要外部多相時脈時使用多端點時脈介面，例如在需要外部單相時脈時使用單端點時脈介面，用以與內部電路相容的一格式產生一內部時脈訊號。此技術可克服可能遇到各種外部時脈來源引起的相容性問題。

【0007】

本文描述包含一組態時脈介面的一記憶體裝置，此組態時脈介面提供一時脈訊號到內部電路。內部電路包含一或多個記憶體裝置上的周邊裝置、記憶體陣列、或周邊裝置和記憶體陣列。本文描述的內部電路包含積體電路上的電路。並且，在多於一個積體電路共享一時脈訊號的多晶片封裝的實施例中，本文描述的內部電路包含積體電路封裝內的電路。

【0008】

在一方面，此技術提供一裝置。此裝置包含一積體電路，積體電路包含輸入端及內部電路。積體電路上的一時脈電路提供一內部時脈訊號到內部電路。時脈電路上的時脈輸入端電性連接到複數個輸入端。時脈電路包含複數個子電路。複數個子電路用以使用不同組的複數個輸入端以產生對應的時脈訊號。積體電路上的一選擇電路回應一組態參數。選擇電路回應於組態參數選擇複數個子電路其中之一以提供對應的時脈訊號作為內部時脈訊號。組態參數被儲存在積體電路上的一時脈組態儲存器。時脈組態儲存器可使用一次編程記憶體元件執行，例如沒有抹除電路的保險絲或快閃記憶體單元 (fuses or flash memory cells)。並且，也可使用其他種類的記憶體單元執行。

【0009】

在本文所描述的實施例中，複數個子電路中的一第一子電路使用複數個輸入端之單一個輸入端產生對應第一子電路的時脈訊號，例如可由一外部來源提供一單相時脈。複數個子電路的一第二子電路使用複數個輸入端之兩個輸入端產生對應第二子電路的時脈訊號，例如可由一外部來源提供一二相時脈。

【0010】

在本文所描述的實施例中，複數個子電路中的子電路以符合內部電路需要的一共同格式產生對應的時脈。舉例來說，在組態時脈電路被設置為使用任一個子電路時，組態時脈電路產生的內部時脈可為一單相時脈。

【0011】

在一些實施例中，一或多個子電路將複數個輸入端中對應的該組輸入端的一多相時脈轉換為一單相時脈。

【0012】

並且，本文描述一種一裝置的方法，此方法使用一時脈組態流程以設置一時脈介面操作以滿足可能遇到各種外部時脈來源的相容性的需求。

【0013】

本發明的其他方面和優點可以從下列的圖式、詳細描述和申請範圍中看出。

【0045】

121‧‧‧輸入緩衝器
122‧‧‧I/O 電路
123‧‧‧組態時脈電路
124‧‧‧輸入緩衝器
140‧‧‧控制器
149‧‧‧組態暫存器
150‧‧‧命令解碼器
151‧‧‧狀態機
160‧‧‧記憶體單元的陣列
161‧‧‧位址解碼器
163‧‧‧頁緩衝器
174‧‧‧其他周邊電路
175、275‧‧‧積體電路
280、281‧‧‧時脈來源
201、202‧‧‧時脈墊 1、時脈墊 N
203‧‧‧時脈電路
204‧‧‧選擇電路
205、206‧‧‧線
230‧‧‧單端時脈來源
211、212‧‧‧時脈墊 1、時脈墊 2
213A、233A‧‧‧單相時脈緩衝器
213B、233B‧‧‧二相時脈緩衝器
220‧‧‧選擇器
225‧‧‧組態儲存器
250、251‧‧‧橢圓指示的元件
216‧‧‧內部時脈
231‧‧‧差動時脈來源

第 1 圖繪示如本文描述的包含組態時脈電路的裝置的簡化方塊圖。
第 2 圖繪示適合用於積體電路記憶體裝置的組態時脈電路的簡化方塊圖。
第 3 圖繪示說明一選擇的組態的組態時脈電路的一實施例的較詳細的方塊圖。
第 4 圖繪示如第 3 圖的說明一不同的選擇的方塊圖。
第 5 圖繪示如第 3 圖的說明一另一實施例的組態時脈電路的方塊圖。

【0014】

參照第 1~5 圖提供本發明實施例的詳細描述。

【0015】

第 1 圖繪示包含組態時脈電路 123 的積體電路 175 的簡化方塊圖。複數個端點連接到組態時脈電路 123（CLK 端點 (1) 到 CLK 端點 (N)）。在此例中，積體電路 175 包含輸入/輸出 I/O 電路 122 連接到資料/位址訊號的端點。並且，積體電路包含一輸入緩衝器 121 連接到一控制訊號 CNTR 的端點。另一輸入緩衝器 124 連接到一晶片選擇訊號 CS 的端點。

【0016】

這些端點可包含積體電路上的接觸墊或接觸腳位，或者其他可作為外部電路到內部電路的訊號路徑的連接結構。舉例來說，積體電路有時候被封裝成容易處理及組裝到印刷電路板之上。這種封裝提供的腳位提供從電路板上的外部電路到晶片上的焊墊的訊號路徑。在一些其他例子中，積體電路晶粒可包含墊或凸塊設置為直接連接到基板。其他連接結構也可被用以提供積體電路的端點。

【0017】

積體電路 175 包含記憶體單元的陣列 160。陣列 160 包含一快閃記憶體陣列，快閃記憶體陣列被設置成一 NOR 結構、NAND 結構或者其他結構。

【0018】

一位址解碼器 161 藕接到陣列 160 。位址被供應給積體電路 175 並且提供到位址解碼器 161。位址解碼器 161 可包含字元線解碼器、位元線解碼器和其他可解碼所提供的位址並選擇陣列 160 中對應的記憶體單元的適合的解碼器。

【0019】

在此例中，陣列 160 中的字元線耦接到一頁緩衝器 163，頁緩衝器 163 耦接到其他周邊電路 174。頁緩衝器 163 可包含一或多個儲存元件連接到每一個字元線。位址解碼器 161 可選擇並經由對應連接的字元線耦接陣列 160 中的特定記憶體單元到頁緩衝器 163。頁緩衝器 163 可儲存從這些特定記憶體單元寫入或者讀取的資料。

【0020】

周邊電路包含使用邏輯電路或者類比電路形成的且不在陣列 160 中的電路，例如位址解碼器 161、控制器 140 等等。在此例中，其他周邊電路的方塊 174 可包含例如一通用處理器、專用應用電路、或一提供陣列 160 所支持的系統單晶片 (system-on-a-chip) 功能模組的組合。

【0021】

控制器 140 提供訊號以控制積體電路 175 的其他電路以執行多種記憶體陣列 160 讀取或寫入資料的操作。控制器 140 包含一命令解碼器 150 及一狀態機 151或其他序列邏輯電路。控制器 140 可使用習知的特殊用途的邏輯電路而被執行。在另一實施例中，控制器包含一通用處理器以執行一電腦程式來控制裝置的操作。在又一實施例中，控制器的執行可使用專用邏輯電路和通用處理器的組合。

【0022】

積體電路 175 也包含一組態暫存器 149，組態暫存器 149 用於裝置的組態操作中的各種用途。在此例中，組態暫存器 149 包含一時脈組態暫存器耦接到組態時脈電路 123。組態暫存器 149 是一個適合提供組態參數到組態時脈電路 123 的組態儲存器的一例。

【0023】

組態時脈電路 123 有複數個時脈輸入端可從 CLK 端點 (1) 到 (N) 接收時脈訊號，CLK 端點 (1) 到 (N) 用以被組態時脈電路 123 使用作為接收的時脈訊號。裝置上的其他端點可被連接到其他輸入用以接收專門的電源、接地、控制訊號和不是時脈電路使用作為接收的時脈訊號的時脈輸入等。

【0024】

組態時脈電路 123 提供裝置一內部時脈 INT CLK，內部時脈 INT CLK 被至少一些內部電路使用，例如控制器、記憶體陣列、頁緩衝器等。

【0025】

組態時脈電路 123 包含複數個子電路，這些子電路用以使用不同組的複數個輸入端以產生對應的時脈訊號。方塊電路 123 中的這些子電路可沒有重疊的元件而作為獨立電路，或者可替代的使用至少一些共同的元件。舉例來說，組態時脈電路 123 的時脈輸入端可包含直接連接到端點的放大器。這些放大器可被每一個子電路所使用，且構成重疊的元件。當然，可執行各式各樣的子電路的組態。

【0026】

時脈電路 123 可包含在積體電路上的一選擇電路，選擇電路回應於組態暫存器 149 中的組態參數。選擇電路根據組態參數可選擇複數個子電路中的其中之一以提供對應的時脈訊號作為內部時脈訊號INT CLK。選擇電路可包含開關或多工器、致能電路或或這些元件的組合。開關或多工器可操作以選擇不同的子電路各自的輸出。致能電路致能耦接到一共用輸出的不同的子電路。

【0027】

組態暫存器 149 包含一時脈組態儲存器，用以提供組態參數給選擇電路。時脈組態儲存器可包含一次編程記憶體元件，例如沒有抹除電路的保險絲或快閃記憶體單元。並且，時脈組態儲存器可包含其他類型的非揮發性記憶體。在又一實施例中，時脈組態儲存器可包含SRAM和DRAM記憶體單元或其他類型的揮發性記憶體元件。

【0028】

第 2 圖繪示適合用於包含第 1 圖的積體電路的一裝置的組態時脈電路的一實施例的詳細示意圖。方塊 275 代表積體電路的邊界。積體電路提供複數個端點，包含時脈墊 1 (201) 到時脈墊 N (202)。時脈墊 1 (201) 到時脈墊 N (202) 連接到以圖示的元件 280 及 281 的時脈來源，或者連接到一或多個方塊來源，在製造此裝置時，方塊來源的數量和組態可能是未知的。時脈墊 1 (201) 到時脈墊 N (202) 連接到時脈電路 203 的時脈輸入，時脈電路 203 耦接到選擇電路 204。選擇電路 204 的輸出是線 206 上的一內部時脈訊號 INT CLK，內部時脈訊號 INT CLK被提供到積體電路上的一內部時脈電路。組態參數 CONFIG 由線 205 被提供到選擇電路 204 以控制時脈電路的哪一個電路被使用。

【0029】

複數個子電路用以使用不同組的複數個輸入端（時脈墊 1、時脈墊 N）以產生對應的複數個時脈訊號。舉例來說，一子電路用以利用單一時脈墊 1 (201)，而另一子電路用以利用複數個輸入端之兩個輸入端，例如時脈墊 1 (201) 和一第二時脈墊。子電路可被包含以使用一或多個輸入端而設置為一單相、二相、四相及其他多相時脈輸入。並且，多個子電路可被包含用以在不同的輸入端使用單相時脈輸入。為了適合特定的實施，可包含各式各樣的子電路的組合。

【0030】

第 3 圖繪示有兩端點：時脈墊 1 (211)、時脈墊 2 (212) 的組態時脈電路的詳細示意圖。時脈墊 1 (211) 電性連接到一單相時脈緩衝器 213A 及一差動的二相時脈緩衝器 213B，以使傳送到時脈墊 211 的任何時脈訊號電性通訊兩者。一差動的二相時脈可被視為一 180° 不同相位的二相時脈。也可使用其他種類的二相時脈，包含不同量的相位偏移的二相時脈。時脈墊 2 (212) 電性連接到二相時脈緩衝器 213B，以使傳送到時脈墊 212 的任何時脈訊號只與二相時脈緩衝器 213B電性通訊。

【0031】

單相時脈緩衝器 213A用以產生時脈 CLK1，而二相時脈緩衝器 213B用以產生時脈 CLK2，時脈 CLK1 和時脈 CLK2 都被提供到選擇器 220。選擇器 220 的輸出是一內部時脈 216，內部時脈 216 被施加到內部電路。

【0032】

單相時脈緩衝器 213A 和二相時脈緩衝器 213B 包含電路以內部電路使用的一共同格式產生時脈。在一些實施例中，此共同格式為一可被提供到單一訊號線 206 的單相時脈。在其他實施例中，此共同格式可為一差動的、二相時脈、或其他多相時脈組態。時脈 CLK1 和時脈 CLK2 的頻率可根據時脈緩衝器 213A 和 213B 包含的電路相同於或不同於提供到端點的時脈訊號。舉例來說，一或多個子電路可包含時脈乘法器電路以增加時脈頻率，或包含時脈除法器亦以減少時脈頻率。

【0033】

組態儲存器 225 儲存一時脈介面選擇 (CIS) 參數 CIS[0:1]，在此例中時脈介面選擇 (CIS) 參數包含兩位元。這兩位元可被用以指示選擇 CLK1 或 CLK2。

【0034】

第 3 圖說明組態時脈電路在時脈墊 1 (211)上從一外部來源 230 接收一單端時脈的一組態。組態儲存器被設定以選擇產生 CLK1 的子電路（包含橢圓 250 指示的元件）。如同「X」所指示的，並不在乎什麼連接到時脈墊 2 (212)。有一時脈輸入耦接到時脈墊 2 (212) 的子電路在此組態中並未被選擇。

【0035】

第 4 圖繪示修改後的第3圖以說明組態時脈電路在時脈墊 1 (211) 和在時脈墊 2 (212)上從一外部差動時脈來源 231 接收一二相時脈、差動時脈的一組態。在此例中，組態參數被設定以選擇選擇產生 CLK2 的子電路（包含橢圓 251 指示的元件）。

【0036】

在第 3 圖及第 4 圖的實施例中，組態參數備用以控制選擇器 220。選擇器 220 可適合特定的實施由簡單的開關、或較複雜的時脈多工電路組成。

【0037】

第 5 圖繪示另一實施例，如第 3 圖及第 4 圖的包含兩端點：時脈墊 1 (211)、時脈墊 2 (212) 的組態時脈電路。時脈墊 1 (211) 電性連接到一單相時脈緩衝器 233A 及一二相時脈緩衝器 233B，以使傳送到時脈墊 211 的任何時脈訊號電性通訊兩者。時脈墊 2 (212) 電性連接到二相時脈緩衝器 233B，以使傳送到時脈墊 212 的任何時脈訊號只與二相時脈緩衝器 233B電性通訊。

【0038】

單相時脈緩衝器 233A 用以產生時脈 CLK1，而二相時脈緩衝器 233B 用以產生時脈 CLK2。時脈 CLK1 和時脈 CLK2 被提供到一 OR-線 (wired-OR) 的訊號線 240 以在線 206 上提供內部時脈 INT CLK。

【0039】

組態儲存器 225 在此例中被用以致能或非致能子電路中被選擇的一個子電路。因此，組態儲存器 225 的輸出包含一致能訊號 E1 和一致能訊號 E2，致能訊號 E1 電性連接到單相時脈緩衝器 233A，致能訊號 E2 電性連接到二相時脈緩衝器 233B。在此實施例中的選擇電路從而包含電路以致能和非致能時脈緩衝器，並包含時脈 CLK 1 和時脈 CLK2 的訊號線 240。

【0040】

在其他實施例中，如第 3 圖和第 4 圖的致能或非致能電路的輸出端的多工器或開關的組合可被用以作為組態時脈電路的選擇電路。在另一實施例中，選擇電路可包含由組態儲存器中的參數控制的開關，開關會開啟或關閉端點（例如訊號墊 1 (211) 和訊號墊 2 (212)）與時脈緩衝器 233A 和 233B 之間的訊號路徑。

【0041】

本發明提供一種操作一裝置的方法，此裝置例如一積體電路包含複數個輸入端及一內部電路。此方法包含：讀取此裝置上的一組態參數。此組態參數辨識複數個輸入端的其中一組輸入端。其中被辨識的該組輸入端是被預先設定以符合裝置內的可利用的組合。藉由組態參數使用複數個輸入端中被辨識的該組輸入端產生一內部時脈訊號。此方法更包括提供內部時脈訊號到內部時脈電路。

【0042】

產生內部時脈的步驟包括使用一第一子電路或一第二子電路其中之一，第一子電路可包含一單相時脈緩衝器用以使用複數個輸入端中的單一個輸入端以產生一第一時脈訊號，第二子電路可包含一差動時脈緩衝器用以使用複數個輸入端中的兩個輸入端以產生一第二時脈訊號。可選擇第一時脈訊號或第二時脈時訊號其中之一。

【0043】

在一些實施例中，此方法可提供組態參數辨識的該組的輸入端包含複數個輸入端中的一組並藉由將該複數個輸入端被辨識的該組輸入端的一多相時脈轉換為一單相時脈以產生內部時脈。

【0044】

雖然本發明參照較佳實施例和例子揭露如上，然應當理解的是這些例子是用來說明而非用以限定本發明。本領域具有通常知識者容易想到可以預期的變型和組合，這些變型和組合是在不脫離本發明和以下申請專利範圍的精神和範圍內。

121‧‧‧輸入緩衝器

122‧‧‧I/O電路

123‧‧‧組態時脈電路

124‧‧‧輸入緩衝器

140‧‧‧控制器

149‧‧‧組態暫存器

150‧‧‧命令解碼器

151‧‧‧狀態機

160‧‧‧記憶體單元的陣列

161‧‧‧位址解碼器

163‧‧‧頁緩衝器

174‧‧‧其他周邊電路

175‧‧‧積體電路

Claims (13)

1. 【第1項】

   一種時脈介面裝置，包含：
   一積體電路，包含複數個輸入端；
   一內部電路；
   一時脈電路，該時脈電路位於該積體電路之上，並用以提供一內部時脈訊號到該內部電路，該時脈電路包含複數個時脈輸入端電性連接到該複數個輸入端，該時脈電路用以回應於一參數使用不同組的該複數個輸入端以產生該內部時脈訊號；以及
   一時脈儲存器，用以提供該參數。
2. 【第2項】

   如申請專利範圍第1項所述之裝置，其中該時脈電路包含一第一子電路、一第二子電路及一選擇電路，該第一子電路用以使用該複數個輸入端之單一個輸入端產生一第一時脈訊號，該第二子電路用以使用該複數個輸入端之兩個輸入端產生一第二時脈訊號，該選擇電路回應於該參數以選擇該第一子電路或該第二子電路其中之一。
3. 【第3項】

   如申請專利範圍第2項所述之裝置，其中該第一子電路包含一單相時脈緩衝器，該第二子電路包含一多相時脈緩衝器。
4. 【第4項】

   如申請專利範圍第1項所述之裝置，其中至少一子電路時脈電路將該複數個輸入端之一組的一多相時脈轉換為一單相時脈。
5. 【第5項】

   一種時脈介面裝置，包含：
   一積體電路，包含複數個輸入端；
   一記憶體陣列；
   一內部電路；
   一時脈電路，該時脈電路位於該積體電路之上，並用以提供一內部時脈訊號到該內部電路，該時脈電路包含複數個時脈輸入端電性連接到該複數個輸入端，該時脈電路包含複數個子電路，該複數個子電路用以使用不同組的該複數個輸入端以產生對應的複數個時脈訊號；
   一選擇電路，該選擇電路位於該積體電路之上，該選擇電路回應於一參數選擇該複數個子電路其中之一以提供對應的該時脈訊號作為該內部時脈訊號；以及
   一時脈儲存器，用以提供該參數給該選擇電路。
6. 【第6項】

   如申請專利範圍第5項所述之裝置，其中該複數個子電路的一第一子電路使用該複數個輸入端之單一個輸入端產生對應該第一子電路的該時脈訊號，該複數個子電路的一第二子電路使用該複數個輸入端之兩個輸入端產生對應該第二子電路的該時脈訊號。
7. 【第7項】

   如申請專利範圍第5項所述之裝置，其中該第一子電路包含一單相時脈緩衝器以將該複數個輸入端之一個的一單時脈轉換對應該單相時脈緩衝器的該時脈訊號，該第二子電路包含一二相時脈緩衝器以將該複數個輸入端之兩個的一二相時脈轉換為對應該二相時脈緩衝器的該時脈訊號。
8. 【第8項】

   如申請專利範圍第5項所述之裝置，其中該複數個子電路之至少一該子電路將該複數個輸入端的一多相時脈轉換為一單相時脈。
9. 【第9項】

   一種時脈介面裝置的操作方法，該裝置包含複數個輸入端及一內部電路，該方法包含：
   讀取該裝置上的一參數，該參數辨識該複數個輸入端的其中一組輸入端；
   回應於該參數使用該複數個輸入端中被辨識的該組輸入端產生一內部時脈訊號；以及
   提供該內部時脈訊號到該內部電路。
10. 【第10項】

    如申請專利範圍第9項所述之方法，其中該裝置產生該內部時脈訊號的步驟包含使用一第一子電路或一第二子電路其中之一，該第一子電路用以使用該複數個輸入端中的單一個輸入端以產生一第一時脈訊號及，該第二子電路用以使用該複數個輸入端中的兩個輸入端以產生一第二時脈訊號。
11. 【第11項】

    如申請專利範圍第10項所述之方法，其中該第一子電路包含一單相時脈緩衝器，該第二子電路包含一多相時脈緩衝器。
12. 【第12項】

    如申請專利範圍第9項所述之方法，其中該內部電路用以執行產生該內部時脈訊號。
13. 【第13項】

    如申請專利範圍第9項所述之方法，其中該參數辨識的該組的輸入端包含該複數個輸入端中的一組並藉由將該複數個輸入端被辨識的該組輸入端的一多相時脈轉換為一單相時脈以產生該內部時脈。