CN116938199A - 一种无毛刺时钟切换电路 - Google Patents
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Abstract
本申请提供一种无毛刺时钟切换电路，属于时钟切换技术领域，所述电路包括：时钟同步子电路、时钟门控子电路和时钟输出子电路；所述时钟同步子电路用于对时钟选择信号进行同步处理，得到第一门控信号和第二门控信号；所述第二门控信号与所述第一门控信号反相；所述时钟门控子电路用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号，同时基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号；所述时钟输出子电路用于基于所述第一门控时钟信号和所述第二门控时钟信号输出时钟切换结果，能在减少电路元件的同时缩短无时钟的间隔时间，进而缩小电路面积，提高电路的响应速度。
Description
技术领域
本申请涉及时钟切换技术领域，尤其涉及一种无毛刺时钟切换电路。
背景技术
现代SoC(System on Chip，片上系統)为了追求高性能和低功耗，都会采用多个时钟。例如，为了加速电路的启动速度，在PLL(Phase-Locked Loop，锁相环)产生稳定的高速时钟之前，会让电路先工作在低速的片外输入时钟下，等PLL锁定后再切换到高速时钟下。为了达到低功耗的目的，在芯片工作时会选择高速时钟，而当芯片待机时则会切换到低速时钟下。要实现时钟切换，需要采用对应的时钟切换电路。
图1为现有的无毛刺时钟切换电路的结构示意图，如图1所示，所述电路包括6个逻辑门(四个与门、一个非门及一个或门)和6个D触发器，clk_a和clk_b为两路时钟信号，sel为时钟选择信号。上述方案的缺点如下：
1、电路用到的逻辑单元和触发器多，导致电路面积过大；
2、时钟切换时，输出时钟信号(即clk_mux)上会有很长的一段时间没有时钟，导致电路响应时间过长，响应速度过慢。
发明内容
本申请提供一种无毛刺时钟切换电路，以在减少电路元件的同时缩短无时钟的间隔时间，进而缩小电路面积，提高电路的响应速度。
本申请提供一种无毛刺时钟切换电路，所述电路包括：
时钟同步子电路、时钟门控子电路和时钟输出子电路；
所述时钟同步子电路用于对时钟选择信号进行同步处理，得到第一门控信号和第二门控信号；所述第二门控信号与所述第一门控信号反相；
所述时钟门控子电路用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号，同时基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号；
所述时钟输出子电路用于基于所述第一门控时钟信号和所述第二门控时钟信号输出时钟切换结果。
根据本申请提供的一种无毛刺时钟切换电路，所述时钟同步子电路包括两级同步器及同步器控制时钟生成单元；
所述同步器控制时钟生成单元用于基于第一时钟信号和第二时钟信号生成同步器控制时钟信号；
所述两级同步器用于基于所述同步器控制时钟信号对时钟选择信号进行同步处理。
根据本申请提供的一种无毛刺时钟切换电路，所述同步器控制时钟生成单元为或非门；
所述或非门的第一输入端用于输入第一时钟信号，所述或非门的第二输入端用于输入第二时钟信号，所述或非门的输出端用于输出同步器控制时钟信号。
根据本申请提供的一种无毛刺时钟切换电路，所述两级同步器包括第一D触发器和第二D触发器；
所述第一D触发器用于对时钟选择信号进行首次同步处理得到中间时钟选择信号；
所述第二D触发器用于对所述中间时钟选择信号进行二次同步处理得到第一门控信号和第二门控信号。
根据本申请提供的一种无毛刺时钟切换电路，所述第一D触发器和第二D触发器的时钟输入端均与所述或非门的输出端连接；
所述第一D触发器的数据输入端用于输入时钟选择信号，所述第一D触发器的数据输出端与第二D触发器的数据输入端连接；
所述第二D触发器的数据输出端和反向数据输出端分别用于输出第一门控信号和第二门控信号。
根据本申请提供的一种无毛刺时钟切换电路，所述第一D触发器和所述第二D触发器均为上升沿触发器。
根据本申请提供的一种无毛刺时钟切换电路，所述时钟门控子电路包括第一门控单元和第二门控单元；
所述第一门控单元用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号；
所述第二门控单元用于基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号。
根据本申请提供的一种无毛刺时钟切换电路，所述第一门控单元为第一与门，所述第二门控单元为第二与门；
所述第一与门的第一输入端用于输入第一时钟信号，所述第一与门的第二输入端与所述第二D触发器的数据输出端连接以接收第一门控信号，所述第一与门的输出端用于输出第一门控时钟信号；
所述第二与门的第一输入端用于输入第二时钟信号，所述第二与门的第二输入端与所述第二D触发器的反向数据输出端连接以接收第二门控信号，所述第二与门的输出端用于输出第二门控时钟信号。
根据本申请提供的一种无毛刺时钟切换电路，所述时钟输出子电路为或门，所述或门用于对第一门控信号和第二门控信号进行逻辑或操作以得到时钟切换结果。
根据本申请提供的一种无毛刺时钟切换电路，所述或门的第一输入端与所述第一与门的输出端连接，所述或门的第二输入端与所述第二与门的输出端连接。
本申请提供的无毛刺时钟切换电路，所述电路包括：时钟同步子电路、时钟门控子电路和时钟输出子电路；所述时钟同步子电路用于对时钟选择信号进行同步处理，得到第一门控信号和第二门控信号；所述第二门控信号与所述第一门控信号反相；所述时钟门控子电路用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号，同时基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号；所述时钟输出子电路用于基于所述第一门控时钟信号和所述第二门控时钟信号输出时钟切换结果，能在减少电路元件的同时缩短无时钟的间隔时间，进而缩小电路面积，提高电路的响应速度。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的无毛刺时钟切换电路的结构示意图；
图2是本申请提供的无毛刺时钟切换电路的结构示意图；
图3是现有的无毛刺时钟切换电路的信号时序示意图；
图4是本申请提供的无毛刺时钟切换电路的信号时序示意图；
图5是现有的和本申请提供的无毛刺时钟切换电路的工作时序对比示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图2是本申请提供的无毛刺时钟切换电路的结构示意图，如图2所示，所述电路包括：
时钟同步子电路、时钟门控子电路和时钟输出子电路；
所述时钟同步子电路用于对时钟选择信号(即图2中sel)进行同步处理，得到第一门控信号(即图2中clk_ab_sel_d2)和第二门控信号(即图2中clk_ab_sel_d2_i)；所述第二门控信号与所述第一门控信号反相；
所述时钟门控子电路用于基于所述第一门控信号对第一时钟信号(即图2中clk_a)进行门控操作得到第一门控时钟信号(即图2中clk_a_mux)，同时基于所述第二门控信号对第二时钟信号(即图2中clk_b)进行门控操作得到第二门控时钟信号(即图2中clk_b_mux)；
所述时钟输出子电路用于基于所述第一门控时钟信号和所述第二门控时钟信号输出时钟切换结果(即图2中clk_a_mux)。
具体的，如图2所示，所述时钟同步子电路包括两级同步器及同步器控制时钟生成单元；
所述同步器控制时钟生成单元用于基于第一时钟信号和第二时钟信号生成同步器控制时钟信号(即图2中clk_ab)；
所述两级同步器用于基于所述同步器控制时钟信号对时钟选择信号进行同步处理。
所述同步器控制时钟生成单元为或非门(即图2中OR1)；
所述或非门的第一输入端(即IN1)用于输入第一时钟信号，所述或非门的第二输入端(即IN2)用于输入第二时钟信号，所述或非门的输出端(即OUT)用于输出同步器控制时钟信号。
所述两级同步器包括第一D触发器(即图2中D1)和第二D触发器(即图2中D2)；
所述第一D触发器用于对时钟选择信号进行首次同步处理得到中间时钟选择信号(即图2中clk_ab_sel_d1)；
所述第二D触发器用于对所述中间时钟选择信号进行二次同步处理得到第一门控信号和第二门控信号。
所述第一D触发器和第二D触发器的时钟输入端(即CLKIN)均与所述或非门的输出端连接；
所述第一D触发器的数据输入端(即DIN)用于输入时钟选择信号，所述第一D触发器的数据输出端(即DOUT)与第二D触发器的数据输入端连接；
所述第二D触发器的数据输出端和反向数据输出端(即DOUTI)分别用于输出第一门控信号和第二门控信号。
值得注意的是，所述第一D触发器和所述第二D触发器均为上升沿触发器。
结合上述电路，本申请实施例的时钟同步子电路能够对时钟选择信号进行同步处理，避免跨时钟域产生的亚稳态导致电路逻辑错误。
进一步的，所述时钟门控子电路包括第一门控单元和第二门控单元；
所述第一门控单元用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号；
所述第二门控单元用于基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号。
所述第一门控单元为第一与门(即图2中AND1)，所述第二门控单元为第二与门(即图2中AND2)；
所述第一与门的第一输入端用于输入第一时钟信号，所述第一与门的第二输入端与所述第二D触发器的数据输出端连接以接收第一门控信号，所述第一与门的输出端用于输出第一门控时钟信号；
所述第二与门的第一输入端用于输入第二时钟信号，所述第二与门的第二输入端与所述第二D触发器的反向数据输出端连接以接收第二门控信号，所述第二与门的输出端用于输出第二门控时钟信号。
所述时钟输出子电路为或门(即图2中OR2)，所述或门用于对第一门控信号和第二门控信号进行逻辑或操作以得到时钟切换结果。具体的，所述或门的第一输入端与所述第一与门的输出端连接，所述或门的第二输入端与所述第二与门的输出端连接。
基于上述时钟门控子电路和时钟输出子电路，本申请实施例的无毛刺时钟切换电路即可基于时钟选择信号实现第一时钟信号和第二时钟信号的准确高效切换，同时结合图1和图2的对比结果可知，本申请实施例提供的无毛刺时钟切换电路(由四个逻辑门和两个触发器构成)相对于现有的无毛刺时钟切换电路(由六个逻辑门和六个触发器构成)元器件大大减少，进而电路面积及功耗大大减小。同时，图3是现有的无毛刺时钟切换电路的信号时序示意图，图4是本申请提供的无毛刺时钟切换电路的信号时序示意图，图5是现有的和本申请提供的无毛刺时钟切换电路的工作时序对比示意图。结合图3-5可知，现有的无毛刺时钟切换电路对应的输出时钟信号(即clk_mux)上会有很长的一段时间没有时钟(参见图5中双箭头所示区域)，而本申请提供的无毛刺时钟切换电路对应的输出时钟信号中无时钟的间隔时间(参见图5中双箭头所示区域)大大缩短，基于此，本申请实施例提供的无毛刺时钟切换电路在时钟切换时，电路的响应速度将大幅提升。
本申请实施例提供的电路，所述电路包括：时钟同步子电路、时钟门控子电路和时钟输出子电路；所述时钟同步子电路用于对时钟选择信号进行同步处理，得到第一门控信号和第二门控信号；所述第二门控信号与所述第一门控信号反相；所述时钟门控子电路用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号，同时基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号；所述时钟输出子电路用于基于所述第一门控时钟信号和所述第二门控时钟信号输出时钟切换结果，能在减少电路元件的同时缩短无时钟的间隔时间，进而缩小电路面积，提高电路的响应速度。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (10)
1.一种无毛刺时钟切换电路，其特征在于，所述电路包括：
时钟同步子电路、时钟门控子电路和时钟输出子电路；
所述时钟同步子电路用于对时钟选择信号进行同步处理，得到第一门控信号和第二门控信号；所述第二门控信号与所述第一门控信号反相；
所述时钟门控子电路用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号，同时基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号；
所述时钟输出子电路用于基于所述第一门控时钟信号和所述第二门控时钟信号输出时钟切换结果。
2.根据权利要求1所述的无毛刺时钟切换电路，其特征在于，所述时钟同步子电路包括两级同步器及同步器控制时钟生成单元；
所述同步器控制时钟生成单元用于基于第一时钟信号和第二时钟信号生成同步器控制时钟信号；
所述两级同步器用于基于所述同步器控制时钟信号对时钟选择信号进行同步处理。
3.根据权利要求2所述的无毛刺时钟切换电路，其特征在于，所述同步器控制时钟生成单元为或非门；
所述或非门的第一输入端用于输入第一时钟信号，所述或非门的第二输入端用于输入第二时钟信号，所述或非门的输出端用于输出同步器控制时钟信号。
4.根据权利要求3所述的无毛刺时钟切换电路，其特征在于，所述两级同步器包括第一D触发器和第二D触发器；
所述第一D触发器用于对时钟选择信号进行首次同步处理得到中间时钟选择信号；
所述第二D触发器用于对所述中间时钟选择信号进行二次同步处理得到第一门控信号和第二门控信号。
5.根据权利要求4所述的无毛刺时钟切换电路，其特征在于，所述第一D触发器和第二D触发器的时钟输入端均与所述或非门的输出端连接；
所述第一D触发器的数据输入端用于输入时钟选择信号，所述第一D触发器的数据输出端与第二D触发器的数据输入端连接；
所述第二D触发器的数据输出端和反向数据输出端分别用于输出第一门控信号和第二门控信号。
6.根据权利要求5所述的无毛刺时钟切换电路，其特征在于，所述第一D触发器和所述第二D触发器均为上升沿触发器。
7.根据权利要求6所述的无毛刺时钟切换电路，其特征在于，所述时钟门控子电路包括第一门控单元和第二门控单元；
所述第一门控单元用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号；
所述第二门控单元用于基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号。
8.根据权利要求7所述的无毛刺时钟切换电路，其特征在于，所述第一门控单元为第一与门，所述第二门控单元为第二与门；
所述第一与门的第一输入端用于输入第一时钟信号，所述第一与门的第二输入端与所述第二D触发器的数据输出端连接以接收第一门控信号，所述第一与门的输出端用于输出第一门控时钟信号；
所述第二与门的第一输入端用于输入第二时钟信号，所述第二与门的第二输入端与所述第二D触发器的反向数据输出端连接以接收第二门控信号，所述第二与门的输出端用于输出第二门控时钟信号。
9.根据权利要求8所述的无毛刺时钟切换电路，其特征在于，所述时钟输出子电路为或门，所述或门用于对第一门控信号和第二门控信号进行逻辑或操作以得到时钟切换结果。
10.根据权利要求9所述的无毛刺时钟切换电路，其特征在于，所述或门的第一输入端与所述第一与门的输出端连接，所述或门的第二输入端与所述第二与门的输出端连接。
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| CN202310982586.5A CN116938199A (zh) | 2023-08-04 | 2023-08-04 | 一种无毛刺时钟切换电路 |
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|---|---|---|---|---|
| US5623223A (en) * | 1994-10-12 | 1997-04-22 | National Semiconductor Corporation | Glitchless clock switching circuit |
| CN103197728A (zh) * | 2012-01-06 | 2013-07-10 | 上海华虹集成电路有限责任公司 | 不同时钟域无毛刺时钟切换电路的实现方法及电路 |
| CN115459744A (zh) * | 2022-09-14 | 2022-12-09 | 中国电子科技集团公司第四十七研究所 | 一种避免毛刺的时钟切换电路结构 |
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- 2023-08-04 CN CN202310982586.5A patent/CN116938199A/zh active Pending
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