JPH11338572A - クロック生成器 - Google Patents

Abstract

(57)【要約】 【課題】 発振器は高い精度が必要とされ、半導体基板
上にこれを形成する技術は未だ開発されていないという
問題点があった。 【解決手段】 電子システムの時計を駆動するための低
速クロックを生成する発振器１と、半導体基板５Ａ上に
形成され、前記電子システムの主電源がＯＮすると高速
クロックを生成し前記電子システムへ出力するリングオ
シレータ３と、前記半導体基板５Ａ上に形成され、前記
低速クロック及び前記高速クロックの比較に基づいて前
記高速クロックを補正するためのリングオシレータ発振
周波数補正指示値を出力する周波数比較器２とを備え、
前記リングオシレータ３は、前記周波数比較器から出力
されたリングオシレータ発振周波数補正指示値に基づき
周波数補正された高速クロックを出力する。 【効果】 半導体基板外の発振器を２つから１つへ減ら
すことができ、電子システムの小型化、省電力化、組立
コストの削減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体基板上に
形成されたクロック生成器に関し、特に、消費電力が少
なく、かつ精度の高いクロック生成器に関するものであ
る。

【０００２】

【従来の技術】従来のクロック生成器について図面を参
照しながら説明する。図１１は、従来のクロック生成器
の構成を示す図である。

【０００３】図１１に示すクロック生成器は、携帯電話
や携帯情報端末のような携帯電子システムに使用され
る。図１１において、半導体基板５上にＣＭＯＳ論理回
路６により電子システムを構成する論理回路４が形成さ
れ、また半導体基板５外に発振器１、及び発振器７が接
続されている。

【０００４】つぎに、前述した従来のクロック生成器の
動作について説明する。発振器１により時計の駆動、あ
るいは低消費電力モードのための低い周波数のクロック
を生成し、またｐ１’＝Ｈ（ハイレベル）のとき、発振
器７により通常動作のための高い周波数のクロックを生
成し、電子システムを構成する論理回路４を駆動する。

【０００５】

【発明が解決しようとする課題】携帯電話や携帯情報端
末は、手軽に持ち運べる必要があるため小型化が求めら
れる。また、携帯電話や携帯情報端末は、通常、電池か
ら駆動用エネルギーを得ている一方で長時間使用できる
必要があるため、省電力化が求められる。

【０００６】上述したような従来のクロック生成器で
は、電子システムを構成する論理回路４が、半導体の集
積技術の進展により半導体基板５上に形成され、システ
ムの小型化、省電力化、組立（実装）コストの削減を図
っている。

【０００７】しかし、前記の発振器１、発振器７は高い
精度が必要とされ、半導体基板５上にこれを形成する技
術は未だ開発されていないという問題点があった。

【０００８】このことは、電子システムの小型化の妨げ
となっており、また消費電力を大きくしており、また、
実装コストの削減の妨げとなっているという問題点があ
った。

【０００９】この発明は、前述した問題点を解決するた
めになされたもので、電子システムの小型化、省電力
化、組立コストの削減をすることができるクロック生成
器を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るクロック
生成器は、電子システムの時計を駆動するための低速ク
ロックを生成する発振器と、半導体基板上に形成され、
前記電子システムの主電源がＯＮすると高速クロックを
生成し前記電子システムへ出力するリングオシレータ
と、前記半導体基板上に形成され、前記低速クロック及
び前記高速クロックの比較に基づいて前記高速クロック
を補正するためのリングオシレータ発振周波数補正指示
値を出力する周波数比較器とを備え、前記リングオシレ
ータは、前記周波数比較器から出力されたリングオシレ
ータ発振周波数補正指示値に基づき周波数補正された高
速クロックを出力するものである。

【００１１】また、この発明に係るクロック生成器は、
前記リングオシレータが、前記周波数比較器からの前記
リングオシレータ発振周波数補正指示値をインバータの
バックゲート電圧に変換して出力するＤ／Ａコンバータ
と、奇数個のインバータがリング状にカスケードに接続
され、前記バックゲート電圧により周波数補正された高
速クロックを発振するインバータ回路とを含むものであ
る。

【００１２】また、この発明に係るクロック生成器は、
前記リングオシレータが、前記周波数比較器からの前記
リングオシレータ発振周波数補正指示値をインバータの
電源電圧に変換して出力するＤ／Ａコンバータと、奇数
個のインバータがリング状にカスケードに接続され、前
記電源電圧により周波数補正された高速クロックを発振
するインバータ回路とを含むものである。

【００１３】また、この発明に係るクロック生成器は、
前記リングオシレータが、前記周波数比較器からの前記
リングオシレータ発振周波数補正指示値をインバータ及
び遅延素子のバックゲート電圧に変換して出力するＤ／
Ａコンバータと、１個のインバータと複数の遅延素子が
リング状にカスケードに接続され、前記バックゲート電
圧により周波数補正された高速クロックを発振するイン
バータ回路とを含むものである。

【００１４】また、この発明に係るクロック生成器は、
前記リングオシレータが、奇数個のインバータがリング
状にカスケードに接続され、高速クロックを発振するイ
ンバータ回路と、前記インバータ回路に接続され、複数
のインバータがカスケードに接続された周波数補正用イ
ンバータ回路と、前記周波数比較器からの前記リングオ
シレータ発振周波数補正指示値により前記周波数補正用
インバータ回路のタップを選択することにより前記イン
バータ回路の発振周波数を補正するセレクタとを含むも
のである。

【００１５】また、この発明に係るクロック生成器は、
前記リングオシレータが、奇数個のインバータがリング
状にカスケードに接続され、高速クロックを発振するイ
ンバータ回路と、前記周波数比較器からの前記リングオ
シレータ発振周波数補正指示値により指定された分周比
で前記インバータ回路の出力を分周する可変分周器とを
含むものである。

【００１６】さらに、この発明に係るクロック生成器
は、前記周波数比較器が、前記電子システムの主電源が
ＯＮすると前記低速クロックに基づき周波数測定タイミ
ングを出力する制御信号生成器と、前記周波数測定タイ
ミングがハイレベルのとき前記高速クロックをカウント
するカウンタと、前記カウンタのカウント値により前記
リングオシレータの周波数偏差を補正するためのリング
オシレータ発振周波数補正指示値を出力する補正値テー
ブルとを含むものである。

【００１７】またさらに、この発明に係るクロック生成
器は、前記リングオシレータ及び前記周波数比較器が、
ＣＭＯＳ論理回路により形成されているものである。

【００１８】またさらに、この発明に係るクロック生成
器は、前記リングオシレータ及び前記周波数比較器が、
バイポーラトランジスタ論理回路により形成されている
ものである。

【００１９】

【発明の実施の形態】実施の形態１．この発明の実施の
形態１に係るクロック生成器について図面を参照しなが
ら説明する。図１は、この発明の実施の形態１に係るク
ロック生成器の構成を示す図である。なお、各図中、同
一符号は同一又は相当部分を示す。

【００２０】図１において、半導体基板５Ａ上に、ＣＭ
ＯＳ論理回路６Ａにより周波数比較器２、リングオシレ
ータ３、及び電子システムを構成する論理回路４Ａが形
成され、また、半導体基板５Ａ外に発振器１が接続され
ている。

【００２１】図２は、前記リングオシレータ３の内部構
成を示す図である。同図において、リングオシレータ３
は、Ｄ／Ａコンバータ３１と、ＡＮＤ回路３２と、奇数
個のインバータ３３と、出力インバータ３４とから構成
される。

【００２２】図３は、前記周波数比較器２の内部構成を
示す図である。同図において、周波数比較器２は、制御
信号生成器２１と、カウンタ２２と、補正値テーブル２
３と、記憶素子２４とにより構成される。

【００２３】つぎに、前述した実施の形態１に係るクロ
ック生成器の動作について図面を参照しながら説明す
る。図４は、この発明の実施の形態１に係るクロック生
成器のクロック生成開始時の動作を示すタイミングチャ
ートである。

【００２４】発振器１は、電子システムの主電源がＯＦ
Ｆのときにもクロックｃｌｋ１を生成している。このク
ロックｃｌｋ１は、電子システムの時計を駆動するため
の低速クロックである。

【００２５】主電源ＯＮの後、電子システムが高速クロ
ックを必要とするとき、図４に示すように、電子システ
ムを構成する論理回路４Ａの出力ｐ１がＬ（ハイレベ
ル）→Ｈ（ハイレベル）へ変化し、リングオシレータ３
は、前記奇数個のインバータ３３により高速クロックｃ
ｌｋ２を出力開始する。なお、出力インバータ３４は発
振ＯＦＦ時に高速クロックｃｌｋ２へＬを出力するため
のものである。

【００２６】また、図３に示すように、論理回路４Ａの
出力ｐ１、及び低速クロックｃｌｋ１により、周波数比
較器２内の制御信号生成器２１は、周波数測定タイミン
グｃｅをカウンタ２２へ出力する。

【００２７】周波数測定タイミングｃｅ＝Ｈのとき、カ
ウンタ２２は、カウントアップ可能状態となり、高速ク
ロックｃｌｋ２によりカウントアップし、カウント値ｃ
ｎを補正値テーブル２３へ出力する。

【００２８】周波数測定タイミングｃｅ＝Ｈの期間はあ
る決められた長さであるため、カウンタ２２のカウント
値ｃｎは、高速クロックｃｌｋ２のリングオシレータ３
の周波数偏差により変化する。

【００２９】補正値テーブル２３は、カウンタ２２のカ
ウント値ｃｎにより周波数偏差を補正するためのリング
オシレータ発振周波数補正指示値（ディジタル値）ｖ０
を選択し記憶素子２４へ出力する。

【００３０】記憶素子２４は、制御信号生成器２１の出
力ｍｅ（周波数比較完了パルス）により、保持している
出力ｖ１（リングオシレータ発振周波数補正指示値）の
値をｖ０に変更し、ｖ１を出力する。

【００３１】リングオシレータ３内のＤ／Ａコンバータ
３１は、周波数比較器２からの出力ｖ１によりＤ／Ａ変
換を行い、バックゲート電圧ｖ２（アナログ値）を出力
する。奇数個のインバータ３３は、バックゲート電圧ｖ
２により、スイッチング周波数が変化し、これによりリ
ングオシレータ３は周波数補正されたクロックｃｌｋ２
を出力する。

【００３２】次に、周波数比較器２内の制御信号生成器
２１は、図４に示すように、出力ｆｌｇ＝Ｈを出力す
る。電子システムを構成する論理回路４Ａは、この出力
ｆｌｇにより高速クロックｃｌｋ２の周波数補正完了を
検出し、高速クロックｃｌｋ２駆動による高速動作を開
始する。

【００３３】図５は、本実施の形態１に係るクロック生
成器のクロック生成停止時の動作を示すタイミングチャ
ートである。

【００３４】電子システムに高速クロックが不要となっ
たとき、システムは高速クロックｃｌｋ２駆動による動
作を停止し、その後、電子システムを構成する論理回路
４Ａの出力ｐ１をＨ→Ｌへ変化させ、リングオシレータ
３は高速クロックｃｌｋ２を出力停止する。

【００３５】また、電子システムを構成する論理回路４
Ａの出力ｐ１により、周波数比較器２内の制御信号生成
器２１は、図５に示すように、周波数補正完了信号ｆｌ
ｇ＝Ｌを出力し、次の高速動作のとき、電子システムを
構成する論理回路４Ａが周波数補正完了を待たず高速ク
ロックｃｌｋ２を使用することを防ぐ。

【００３６】以上の構成及び動作により、高速クロック
ｃｌｋ２が半導体基板５Ａ上にて生成されるため、半導
体基板５Ａの外にある発振器を２つから１つ減らすこと
ができ、電子システムの小型化効果、省電力化効果、組
立コストを削減する効果がある。

【００３７】すなわち、この発明の実施の形態１は、携
帯電話、携帯情報端末等の電子システムを構成する論理
回路を駆動するクロックの発振器に関するもので、電子
システムの小型化、省電力化、組立（実装）コスト削減
を目的とし、電子システムを構成する論理回路を形成す
る半導体基板上にリングオシレータによるクロック生成
器を形成し、半導体基板外の発振器を減らした構成とし
たものである。

【００３８】携帯電話や携帯情報端末のような携帯電子
システムにおいては、システムを構成する論理回路の駆
動用クロックの発生手段として、従来、２つの発振器を
含む。半導体の集積技術の進展にともない、電子システ
ムを構成する論理回路を大規模集積回路内（ＬＳＩ）の
半導体基板上に形成し、システムの小型化、省電力化、
実装コストの削減を図っているが、前記２つの発振器は
ＬＳＩとは独立した２つの部品（水晶発振器）として搭
載されている。このことは、電子システムの小型化の妨
げとなっており、また消費電力を大きくしており、また
実装コストの削減の妨げとなっていた。

【００３９】そこで、電子システムを構成する論理回路
（もしくはその一部分）を含むＬＳＩ内の半導体基板上
に発振周波数補正手段を備えたリングオシレータによる
クロック生成器を形成することにより半導体基板外の発
振器を２つから１つへ減らし電子システムの小型化、省
電力化、組立コスト削減の効果を得る。

【００４０】実施の形態２．この発明の実施の形態２に
係るクロック生成器について図面を参照しながら説明す
る。図６は、この発明の実施の形態２に係るクロック生
成器の構成を示す図である。

【００４１】上記の実施の形態１におけるＣＭＯＳ論理
回路６Ａの代わりに、この実施の形態２では、図６に示
すように、バイポーラトランジスタ論理回路６Ｂにより
形成した構成であり、実施の形態１と同様の効果を得る
ことができる。また、システムが高速動作を必要とする
とき、この実施の形態２が有利となる。

【００４２】実施の形態３．この発明の実施の形態３に
係るクロック生成器について図面を参照しながら説明す
る。図７は、この発明の実施の形態３に係るクロック生
成器のリングオシレータの構成を示す図である。

【００４３】上記の実施の形態１におけるリングオシレ
ータ３の代わりに、この実施の形態３では、図７に示す
リングオシレータ３Ａに置き換えた構成とする。このリ
ングオシレータ３Ａは、図２で示されるリングオシレー
タ３において奇数個のインバータ３３のバックゲートへ
接続されていたＤ／Ａコンバータ３１の出力が、奇数個
のインバータ３３の電源へ接続された構成である。

【００４４】次に、この実施の形態３の動作について説
明する。周波数比較器２によりリングオシレータ発振周
波数補正指示値ｖ１を出力するところまでは上記の実施
の形態１と同様である。

【００４５】リングオシレータ３Ａ内のＤ／Ａコンバー
タ３１は、周波数比較器２からの出力ｖ１によりＤ／Ａ
変換を行い、電源電圧（アナログ値）ｖ２’を出力す
る。奇数個のインバータ３３の電源電圧はｖ２’によ
り、スイッチング周波数が変化し、これによりリングオ
シレータ３Ａは、周波数補正された高速クロックｃｌｋ
２を出力する。以降の動作は実施の形態１と同様であ
る。

【００４６】以上の構成、動作により実施の形態１と同
様の効果を得ることができる。また、バックゲート電圧
が電子システムを構成する論理回路と同じもので済む効
果を得ることができる。

【００４７】実施の形態４．この発明の実施の形態４に
係るクロック生成器について図面を参照しながら説明す
る。図８は、この発明の実施の形態４に係るクロック生
成器のリングオシレータの構成を示す図である。

【００４８】上記の実施の形態１におけるリングオシレ
ータ３の代わりに、この実施の形態４では、図８で示さ
れる１個のインバータ３３と複数の遅延素子３８による
リングオシレータ３Ｂで置き換えたもので、実施の形態
１と同様の効果を得ることができる。

【００４９】また、上記の実施の形態１の場合、奇数個
のインバータ３３を構成するインバータの数は２個単位
でしか増減できないのに対し、この実施の形態４の場
合、１個のインバータ３３と複数の遅延素子３８を構成
する遅延素子の数は１個単位で増減できる効果を得られ
る。

【００５０】実施の形態５．この発明の実施の形態５に
係るクロック生成器について図面を参照しながら説明す
る。図９は、この発明の実施の形態５に係るクロック生
成器のリングオシレータの構成を示す図である。

【００５１】上記の実施の形態１におけるリングオシレ
ータ３の代わりに、この実施の形態５では、図９で示さ
れるリングオシレータ３Ｃに置き換えた構成とする。こ
のリングオシレータ３Ｃは、ＡＮＤ回路３２と、奇数個
のインバータ３３と、出力インバータ３４と、周波数補
正用インバータ３５と、セレクタ３６とから構成され
る。

【００５２】次に、この実施の形態５の動作について説
明する。周波数比較器２によりリングオシレータ発振周
波数補正指示値ｖ１を出力するところまでは上記の実施
の形態１と同様である。リングオシレータ３Ｃ内のセレ
クタ３６は、周波数比較器２からの出力ｖ１により周波
数補正用インバータ３５のタップを選択することによ
り、リングオシレータ３Ｃの遅延量を変え発振周波数を
補正する。これにより、リングオシレータ３Ｃは、周波
数補正された高速クロックｃｌｋ２を出力する。以降の
動作は実施の形態１と同様である。

【００５３】以上の構成、動作により実施の形態１と同
様の効果を得ることができる。実施の形態１の場合のＤ
／Ａコンバータ３１が不要な為、その分の小型化効果が
得られる。

【００５４】実施の形態６．この発明の実施の形態６に
係るクロック生成器について図面を参照しながら説明す
る。図１０は、この発明の実施の形態６に係るクロック
生成器のリングオシレータの構成を示す図である。

【００５５】上記の実施の形態１におけるリングオシレ
ータ３の代わりに、この実施の形態６では図１０で示さ
れるリングオシレータ３Ｄに置き換えた構成とする。こ
のリングオシレータ３Ｄは、ＡＮＤ回路３２と、奇数個
のインバータ３３と、出力インバータ３４と、可変分周
器３７とから構成される。

【００５６】次に、この実施の形態６の動作について説
明する。周波数比較器２によりリングオシレータ発振周
波数補正指示値ｖ１を出力するところまでは実施の形態
１と同様である。リングオシレータ３Ｄ内の可変分周器
３７は、周波数比較器２から出力ｖ１により指定された
分周比にて出力インバータ３４の出力を分周することに
より、高速クロックｃｌｋ２の周波数を補正する。これ
により、リングオシレータ３Ｄは、周波数補正された高
速クロックｃｌｋ２を出力する。以降の動作は、実施の
形態１と同様である。

【００５７】以上の構成、動作により実施の形態１と同
様の効果を得ることができる。また、実施の形態１の場
合のＤ／Ａコンバータ３１が不要な為、その分の小型化
効果が得られる。さらに、奇数個のインバータ３３を構
成するインバータの数を減らすことにより、周波数補正
の精度を高める効果を得られる。

【００５８】

【発明の効果】この発明に係るクロック生成器は、以上
説明したとおり、電子システムの時計を駆動するための
低速クロックを生成する発振器と、半導体基板上に形成
され、前記電子システムの主電源がＯＮすると高速クロ
ックを生成し前記電子システムへ出力するリングオシレ
ータと、前記半導体基板上に形成され、前記低速クロッ
ク及び前記高速クロックの比較に基づいて前記高速クロ
ックを補正するためのリングオシレータ発振周波数補正
指示値を出力する周波数比較器とを備え、前記リングオ
シレータは、前記周波数比較器から出力されたリングオ
シレータ発振周波数補正指示値に基づき周波数補正され
た高速クロックを出力するので、半導体基板外の発振器
を２つから１つへ減らすことができ、電子システムの小
型化、省電力化、組立コストの削減を図ることができる
という効果を奏する。

【００５９】また、この発明に係るクロック生成器は、
以上説明したとおり、前記リングオシレータが、前記周
波数比較器からの前記リングオシレータ発振周波数補正
指示値をインバータのバックゲート電圧に変換して出力
するＤ／Ａコンバータと、奇数個のインバータがリング
状にカスケードに接続され、前記バックゲート電圧によ
り周波数補正された高速クロックを発振するインバータ
回路とを含むので、半導体基板外の発振器を２つから１
つへ減らすことができ、電子システムの小型化、省電力
化、組立コストの削減を図ることができるという効果を
奏する。

【００６０】また、この発明に係るクロック生成器は、
以上説明したとおり、前記リングオシレータが、前記周
波数比較器からの前記リングオシレータ発振周波数補正
指示値をインバータの電源電圧に変換して出力するＤ／
Ａコンバータと、奇数個のインバータがリング状にカス
ケードに接続され、前記電源電圧により周波数補正され
た高速クロックを発振するインバータ回路とを含むの
で、半導体基板外の発振器を２つから１つへ減らすこと
ができ、電子システムの小型化、省電力化、組立コスト
の削減を図ることができるという効果を奏する。

【００６１】また、この発明に係るクロック生成器は、
以上説明したとおり、前記リングオシレータが、前記周
波数比較器からの前記リングオシレータ発振周波数補正
指示値をインバータ及び遅延素子のバックゲート電圧に
変換して出力するＤ／Ａコンバータと、１個のインバー
タと複数の遅延素子がリング状にカスケードに接続さ
れ、前記バックゲート電圧により周波数補正された高速
クロックを発振するインバータ回路とを含むので、半導
体基板外の発振器を２つから１つへ減らすことができ、
電子システムの小型化、省電力化、組立コストの削減を
図ることができるという効果を奏する。

【００６２】また、この発明に係るクロック生成器は、
以上説明したとおり、前記リングオシレータが、奇数個
のインバータがリング状にカスケードに接続され、高速
クロックを発振するインバータ回路と、前記インバータ
回路に接続され、複数のインバータがカスケードに接続
された周波数補正用インバータ回路と、前記周波数比較
器からの前記リングオシレータ発振周波数補正指示値に
より前記周波数補正用インバータ回路のタップを選択す
ることにより前記インバータ回路の発振周波数を補正す
るセレクタとを含むので、半導体基板外の発振器を２つ
から１つへ減らすことができ、電子システムの小型化、
省電力化、組立コストの削減を図ることができるという
効果を奏する。

【００６３】また、この発明に係るクロック生成器は、
以上説明したとおり、前記リングオシレータが、奇数個
のインバータがリング状にカスケードに接続され、高速
クロックを発振するインバータ回路と、前記周波数比較
器からの前記リングオシレータ発振周波数補正指示値に
より指定された分周比で前記インバータ回路の出力を分
周する可変分周器とを含むので、半導体基板外の発振器
を２つから１つへ減らすことができ、電子システムの小
型化、省電力化、組立コストの削減を図ることができる
という効果を奏する。

【００６４】さらに、この発明に係るクロック生成器
は、以上説明したとおり、前記周波数比較器が、前記電
子システムの主電源がＯＮすると前記低速クロックに基
づき周波数測定タイミングを出力する制御信号生成器
と、前記周波数測定タイミングがハイレベルのとき前記
高速クロックをカウントするカウンタと、前記カウンタ
のカウント値により前記リングオシレータの周波数偏差
を補正するためのリングオシレータ発振周波数補正指示
値を出力する補正値テーブルとを含むので、半導体基板
外の発振器を２つから１つへ減らすことができ、電子シ
ステムの小型化、省電力化、組立コストの削減を図るこ
とができるという効果を奏する。

【００６５】またさらに、この発明に係るクロック生成
器は、以上説明したとおり、前記リングオシレータ及び
前記周波数比較器が、ＣＭＯＳ論理回路により形成され
ているので、半導体基板外の発振器を２つから１つへ減
らすことができ、電子システムの小型化、省電力化、組
立コストの削減を図ることができるという効果を奏す
る。

【００６６】またさらに、この発明に係るクロック生成
器は、以上説明したとおり、前記リングオシレータ及び
前記周波数比較器が、バイポーラトランジスタ論理回路
により形成されているので、半導体基板外の発振器を２
つから１つへ減らすことができ、電子システムの小型
化、省電力化、組立コストの削減を図ることができると
いう効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係るクロック生成
器の構成を示す図である。

【図２】 この発明の実施の形態１に係るクロック生成
器のリングオシレータの構成を示す図である。

【図３】 この発明の実施の形態１に係るクロック生成
器の周波数比較器の構成を示す図である。

【図４】 この発明の実施の形態１に係るクロック生成
器の動作を示すタイミングチャートである。

【図５】 この発明の実施の形態１に係るクロック生成
器の動作を示すタイミングチャートである。

【図６】 この発明の実施の形態２に係るクロック生成
器のリングオシレータの構成を示す図である。

【図７】 この発明の実施の形態３に係るクロック生成
器のリングオシレータの構成を示す図である。

【図８】 この発明の実施の形態４に係るクロック生成
器のリングオシレータの構成を示す図である。

【図９】 この発明の実施の形態５に係るクロック生成
器のリングオシレータの構成を示す図である。

【図１０】 この発明の実施の形態６に係るクロック生
成器のリングオシレータの構成を示す図である。

【図１１】 従来のクロック生成器の構成を示す図であ
る。

【符号の説明】

１ 発振器、２ 周波数比較器、３、３Ａ、３Ｂ、３
Ｃ、３Ｄ リングオシレータ、４Ａ 電子システムを構
成する論理回路、５Ａ、５Ｂ 半導体基板、６ＡＣＭＯ
Ｓ論理回路、６Ｂ バイポーラトランジスタ論理回路、
２１ 制御信号生成器、２２ カウンタ、２３ 補正値
テーブル、２４ 記憶素子、３１ Ｄ／Ａコンバータ、
３２ ＡＮＤ回路、３３ インバータ、３４ 出力イン
バータ、３５ 周波数補正用インバータ、３６ セレク
タ、３７ 可変分周器、３８ 遅延素子。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 電子システムの時計を駆動するための低
   速クロックを生成する発振器と、 半導体基板上に形成され、前記電子システムの主電源が
   ＯＮすると高速クロックを生成し前記電子システムへ出
   力するリングオシレータと、 前記半導体基板上に形成され、前記低速クロック及び前
   記高速クロックの比較に基づいて前記高速クロックを補
   正するためのリングオシレータ発振周波数補正指示値を
   出力する周波数比較器とを備え、 前記リングオシレータは、前記周波数比較器から出力さ
   れたリングオシレータ発振周波数補正指示値に基づき周
   波数補正された高速クロックを出力することを特徴とす
   るクロック生成器。
2. 【請求項２】 前記リングオシレータは、 前記周波数比較器からの前記リングオシレータ発振周波
   数補正指示値をインバータのバックゲート電圧に変換し
   て出力するＤ／Ａコンバータと、 奇数個のインバータがリング状にカスケードに接続さ
   れ、前記バックゲート電圧により周波数補正された高速
   クロックを発振するインバータ回路とを含むことを特徴
   とする請求項１記載のクロック生成器。
3. 【請求項３】 前記リングオシレータは、 前記周波数比較器からの前記リングオシレータ発振周波
   数補正指示値をインバータの電源電圧に変換して出力す
   るＤ／Ａコンバータと、 奇数個のインバータがリング状にカスケードに接続さ
   れ、前記電源電圧により周波数補正された高速クロック
   を発振するインバータ回路とを含むことを特徴とする請
   求項１記載のクロック生成器。
4. 【請求項４】 前記リングオシレータは、 前記周波数比較器からの前記リングオシレータ発振周波
   数補正指示値をインバータ及び遅延素子のバックゲート
   電圧に変換して出力するＤ／Ａコンバータと、 １個のインバータと複数の遅延素子がリング状にカスケ
   ードに接続され、前記バックゲート電圧により周波数補
   正された高速クロックを発振するインバータ回路とを含
   むことを特徴とする請求項１記載のクロック生成器。
5. 【請求項５】 前記リングオシレータは、 奇数個のインバータがリング状にカスケードに接続さ
   れ、高速クロックを発振するインバータ回路と、 前記インバータ回路に接続され、複数のインバータがカ
   スケードに接続された周波数補正用インバータ回路と、 前記周波数比較器からの前記リングオシレータ発振周波
   数補正指示値により前記周波数補正用インバータ回路の
   タップを選択することにより前記インバータ回路の発振
   周波数を補正するセレクタとを含むことを特徴とする請
   求項１記載のクロック生成器。
6. 【請求項６】 前記リングオシレータは、 奇数個のインバータがリング状にカスケードに接続さ
   れ、高速クロックを発振するインバータ回路と、 前記周波数比較器からの前記リングオシレータ発振周波
   数補正指示値により指定された分周比で前記インバータ
   回路の出力を分周する可変分周器とを含むことを特徴と
   する請求項１記載のクロック生成器。
7. 【請求項７】 前記周波数比較器は、 前記電子システムの主電源がＯＮすると前記低速クロッ
   クに基づき周波数測定タイミングを出力する制御信号生
   成器と、 前記周波数測定タイミングがハイレベルのとき前記高速
   クロックをカウントするカウンタと、 前記カウンタのカウント値により前記リングオシレータ
   の周波数偏差を補正するためのリングオシレータ発振周
   波数補正指示値を出力する補正値テーブルとを含むこと
   を特徴とする請求項１から請求項６までのいずれかに記
   載のクロック生成器。
8. 【請求項８】 前記リングオシレータ及び前記周波数比
   較器は、ＣＭＯＳ論理回路により形成されていることを
   特徴とする請求項１から請求項７までのいずれかに記載
   のクロック生成器。
9. 【請求項９】 前記リングオシレータ及び前記周波数比
   較器は、バイポーラトランジスタ論理回路により形成さ
   れていることを特徴とする請求項１から請求項７までの
   いずれかに記載のクロック生成器。