JP2000322403A - 電力削減のための複数の等価機能ユニットの制御 - Google Patents

電力削減のための複数の等価機能ユニットの制御

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Abstract

(57)【要約】 【課題】 機能ユニットの選択を制御する機構を含む、
電力削減のための複数の等価機能ユニットを備えたプロ
セッサを提供する。 【解決手段】 プロセッサは、所定の機能を第１の速度
で実行する第１の回路と、同じ所定の機能を第２の速度
で実行する第２の回路と、その機能を実行するために第
１と第２の回路のどちらかを選択する制御システムとを
含む。制御システムはさらに、第１または第２の回路が
所定の機能を実行していた速度を補償するために、パイ
プライン内のプロセッサ命令の実行速度を制御する機構
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
の分野に関し、より詳細には、電力削減のため複数の等
価機能ユニットを含むことができるマイクロプロセッサ
などの集積回路に関する。
【０００２】
【従来の技術】最新の集積回路の設計において、電池の
電力を利用する応用例がより長い期間動作できるよう
に、消費電力を削減する要件がますます強くなってい
る。たとえば、セルラー・フォン、パーソナル・デジタ
ル・アシスタント、ラップ・トップはすべて、集積回路
を利用する電池ベースのシステムの例である。そのよう
なシステムにおける電力の主な消費装置は、可能な限り
高い速度と性能を提供するように設計されたマイクロプ
ロセッサである。残念ながら、概して、マイクロプロセ
ッサの速度は、電力消費量に比例する。したがって、多
くのシステムは、高い性能を必要としない期間電力消費
を少なくするために、マイクロプロセッサのクロック速
度を遅くする機構を含む。他の類似の機構は、マイクロ
プロセッサを、少ない電力を利用する「スリープ・モー
ド」にするが、ウェイクアップさせてからでなければ動
作を続行することができない。
【０００３】そのようなシステムでは、マイクロプロセ
ッサがその動作を実行し続けなければならないことがあ
るが、必ずしも最高性能の期間中に必要とされるものと
同じ速度（すなわち、電力量）である必要のないことが
分かっている。したがって、「スリープ・モード」と正
常な高速動作の間にある動作モードで、システムの要件
が十分に満たされるはずである。たとえば、パーソナル
・デジタル・アシスタントは、キーボードや画面からの
入力を受けるまで、その最高能力で動作する必要がな
い。前述のように、中央処理装置（ＣＰＵ）の電力のこ
のような削減を達成する現在の方法は、プロセッサ・ユ
ニットに対するクロックを遅くすることによるものであ
る。相補型金属酸化膜半導体（ＣＭＯＳ）の設計は、速
度と電力との間に線形関係がある。したがって、クロッ
ク速度が低下すると電力消費が減少する。しかし、最も
重要な機能ユニット（たとえば、乗算器回路）に対する
クロック速度を低下させると、動作を完了するために必
要なエネルギーの総量は減らず、エネルギーが消費され
る期間が延長されるだけである。したがって、同じ量の
エネルギーが、単により長い期間にわたって使用される
ことになる。したがって、クロック速度の低下は、マイ
クロプロセッサが必要とする全電力消費の削減を必ずし
も保証しない。
【０００４】電力消費が、回路内のワイヤまたはネット
のトグリング（toggling）の量に直接関係することが分
かっている。ワイヤが、低電圧レベルと高電圧レベルと
の間でトグルするたびに、一定量の電力が消費される。
ほとんどの高速機能回路では、設計の重点は、電力消費
ではなく速度に置かれる。高速機能回路を実装するため
には、多数の並列動作を同時に実装する必要がある。し
たがって、高速機能動作を実行すると、きわめて短時間
に多数のトグリングが行われ、多量の電力が消費され
る。さらに、そのような動作は、個々の計算の完了に異
なる長さの時間を必要とする多数の並列プロセスを利用
するので、並列処理動作の出力ノードは、最終結果（す
なわち、安定状態）に達するまでに何度もトグルするこ
とがある。その一例を、図３に示すが、この図では、高
速乗算回路の出力信号３３を示す。参照番号６０におい
て、出力信号３３が定常状態に達するまでに何度もトグ
ルすることが分かる。機能的には、クロック・サイクル
６２の終了前に定常状態に達する限りトグリングに問題
はない。残念ながら、ほとんどの高速回路で特徴となる
不要なトグリング６０は、電力を消費し、したがってシ
ステムの電池を消耗させる。
【０００５】
【発明が解決しようとする課題】したがって、クロック
をその最低周波数まで下げた後でも、電力を削減するた
めの解決策が必要である。低電力性能を提供できるプロ
セッサがなければ、電池駆動の応用例を完全に活用する
ことができない。
【０００６】
【課題を解決するための手段】本発明は、マイクロプロ
セッサの性能を維持しながらその電力消費を削減するシ
ステムを提供する。本発明は、プロセッサ内の任意の所
与の機能に関して、第２の等価な機能を実装できるよう
にする。電力消費を削減するために、第２の等価な機能
を、より低速でエネルギー消費の少ない回路で実装する
ことができる。したがって、マイクロプロセッサは、同
じ動作を完了するために第２の等価な機能により多くの
時間が提供されるように設計され、あるいはプロセッサ
内で利用可能なより低速のオプションを使用して必要な
追加サイクルの数を最小限に抑えるように設計される。
したがって、本発明は、ある機能を第１の通常速度で実
行する第１の回路と、同じ機能を第２のより低速度で実
行する第２の回路と、その機能を実行するために第１と
第２の回路のどちらかを選択する制御システムとを備え
る処理システムを含む。
【０００７】処理システムはさらに、プロセッサ命令の
実行速度を制御する機構を含む。特に、機能を完了する
のに要する時間の長さは、制御システムがどちらの回路
を選択するかに依存するため、その機能が完了するま
で、プロセッサのパイプライン内の次のプロセッサ命令
の実行を待たなければならないことがある。実行速度の
制御は、パイプラインに対するクロック速度を変化させ
るか、またはパイプラインを制御機構に調べさせて機能
が完了したかどうかを判定することによって達成するこ
とができる。最後に、通常速度の回路と機能的に等価な
より低速の回路のどちらを選択するかの判断は、命令ス
トリーム内の命令コードまたは外部信号によって制御す
ることができる。
【０００８】
【発明の実施の形態】次に図を参照すると、図１は、様
々な等価な機能２６および２８を含むプロセッサ１０を
示す。各機能は、組合せ論理回路によって実装できるど
んな機能も含むことができる、特定の動作のためのハー
ドウェア実装を表す。なんらかのプロセスを実装する機
能２６のそれぞれごとに、論理的に等価な機能２８も含
まれる。たとえば、回路Ａ２０は、機能的に等価な対応
する回路Ａ'２２を有する。したがって、論理機能回路
Ａが何を実行しようと（たとえば、乗算）、回路Ａ'２
２は、同じ論理機能を実行することができる。回路Ａ２
０と回路Ａ'２２の違いは、回路Ａ'２２は動作が遅く、
したがって必要なエネルギーが少ないことである。同様
に、回路Ｂは、機能的に等価な対応する回路Ｂ'を有
し、回路Ｃは、機能的に等価な対応する回路Ｃ'を有す
る。
【０００９】プロセッサ１０はさらに、こうした状況下
で適切な回路を選択するための制御機構１８を含む。た
とえば、制御機構１８は、高速乗算が必要であると判断
し、したがって回路Ａ２０にその演算を実行するよう指
示することができる。あるいは、制御機構１８は、乗算
が必要であるが、その演算を実行する速度は重要ではな
いことを認識することもできる。この場合、制御機構１
８は、回路Ａ'２２を選択することになる。信号経路３
２を介して送られる外部信号２４によって、あるいは信
号経路３０を介して送られるパイプライン１２内の命令
から、通常回路とその低電力等価回路のどちらを利用す
るかを制御機構１８に指示することができる。さらに、
制御機構に高電力回路か低電力回路を選択させるため
に、ソフトウェア、外部信号、電池監視装置などの他の
どんなシステムも利用できることを理解されたい。
【００１０】従来のプロセッサ動作にしたがって、プロ
セッサ命令が、パイプライン１２にロードされ、次に実
行のためにディスパッチされる。各命令は、機能回路を
実装するためにプロセッサを必要とすることがあり、そ
のとき、制御機構１８は、通常電力回路、高電力回路２
６、または低電力回路２８の選択肢のどれを選択するか
を決定することができる。制御機構１８が低電力回路２
８を選択する場合、低電力回路がその動作を完了するこ
とを保証するようにパイプライン内の次の命令の実行速
度を変更しなければならない。図１は、パイプライン内
での命令の実行速度を、そのような変更を達成するよう
に制御する可能な２つの方法を示す。第１の方法は、パ
イプライン１２のクロック速度を遅くするクロック制御
機構１４を組み込むものである。パイプライン１２のク
ロック速度を遅くすることによって、低速の機能は、そ
の機能に関連する指定のクロック・サイクル数よりも前
にまたはその範囲内でその動作を完了させる時間がある
ことになる。これを達成するには、制御機構１８は、低
速の機能を実行し続いてパイプライン１２を制御するク
ロック信号に必要な調整を加えるのに必要な時間の量を
分析しなければならない。これは、それぞれの機能に必
要な時間調整の量を決定するルックアップ・テーブルを
使って達成することができる。
【００１１】パイプライン１２内の命令の実行速度を制
御する第２の方法は、より低速な回路がそのタスクを完
了するまで命令の次のディスパッチを本質的に遅延させ
るパイプライン・ストール機構１６を利用するものであ
る。この実装では、より低速の機能が完了するまで、パ
イプライン・ストール機構１６が、制御機構１８と通信
することが必要となることがある。これは、結果が正し
くなるまで、パイプライン・ストール機構１６に待機信
号を制御機構１８にアサートさせることによって達成す
ることができる。完了した後、パイプライン・ストール
機構１６は、パイプラインを再開させ、正常な処理を続
行する。この実装では、プロセッサの現行速度を使用し
て、より低速の回路が使用されている間にストール時間
をどれだけパイプラインに追加しなければならないかを
決定することができる。これは、機能を完了するのに必
要な時間と、クロックが動作する速度とを調べるアルゴ
リズムによって達成することができる。たとえば、クロ
ック周期が１０ナノ秒で、機能が完了するのに１５ナノ
秒かかる場合、必要な結果を保証するストール時間は２
０ナノ秒となる。
【００１２】パイプライン１２を制御する追加の方法
は、プロセッサ１０によって実行されているソフトウェ
ア内の命令を利用して後続の動作を遅延させることであ
る。この制御を実装するために、コンパイラを使用し
て、適切なソフトウェアの命令コードおよびパディング
（たとえば、ストールやノーオペレーション命令）によ
り別々の「低速機能ルーチン」を生成することができ
る。さらにこの手法では、適切な動作を保証するために
コンパイラがクロック速度を完全に制御する命令を生成
することが必要となることがある。本発明はまた、それ
ぞれ同じ機能を実行することができる複数の実行ユニッ
トを含む、Ｐｅｎｔｉｕｍ（登録商標）プロセッサなど
のスーパー・スカラー・アーキテクチャ上で実装するこ
ともできる。したがって、低速でより安価な実行ユニッ
トと高速でより高価な実行ユニットを利用することがで
きる。このような実装において、プロセッサは、低電力
の機能に動作をディスパッチし、次いで他の無関係の動
作をディスパッチするか、または新しい命令コードをデ
ィスパッチしないことによって、時間の増加を補償する
ことができる。
【００１３】次に、図２を参照すると、低電力乗算回路
４０と高電力乗算回路４２の特定の実装が示してある。
この例によれば、データ入力信号３１が、別々の２つの
ラッチ３６および３８に供給される。乗算機能が必要な
とき、デコード機構３４が、ラッチ３６とラッチ３８の
どちらかを介してデータ入力３１を適切な回路にラッチ
させる適切な信号を提供する。どちらの回路を使用する
かの制御は、適切な回路をイネーブルする働きをする保
持信号３５および３７によって達成することができる。
この例では、高速かつ高電力の乗算回路４２が必要とさ
れる場合は、ラッチ３８がイネーブルされる。あるい
は、低電力かつ低速の乗算回路４０でよい場合は、ラッ
チ３６がイネーブルされる。それぞれの回路がその動作
を完了した後、結果として生じたデータが、データ出力
信号３３としてラッチ４４からラッチアウトされる。加
算器、比較器、デコーダ、ルックアップ・テーブルなど
の追加の機能４６も、同様にして実装することができ
る。
【００１４】次に、図３を参照すると、より低速の乗算
回路に対応するようにパイプライン１２に対するクロッ
ク信号を変化させた場合に、高速乗算回路と低速乗算回
路がどのような影響を受けるかを示すタイミング図が示
してある。高速乗算回路が動作可能な場合、動作を駆動
するために高速のクロック信号５２が使用されることに
なる。そのような場合、データ入力信号３１が、時間ｔ
0に高速回路にラッチされる。次いで、高速乗算回路
が、それぞれのクロック・サイクル６２の終りの時間ｔ
1までに、その結果を迅速に計算し、データ出力信号３
３を提供することが必要となる。あるいは、低速乗算回
路を実装するために、低速クロック信号５０が使用さ
れ、データ入力信号３１が、高速乗算クロック信号５２
と同じ時間ｔ 0にシステムにラッチされる。しかし、こ
の場合、低速の乗算回路は、計算を行ってデータ出力信
号３３'を生成するために、時間ｔ2で終わるより長いク
ロック・サイクル６４を与えられる。したがって、パイ
プラインに対するロック信号を変化させることによっ
て、低速機能は、パイプラインの動作をひどく妨害する
ことなく、その機能を実装するためにより多くの時間が
与えられる。
【００１５】前述のように、高速クロック信号５２が維
持されるが、より低速の機能には、その機能を完了する
ために追加のクロック・サイクルが与えられる、システ
ムを実装することも可能である。図３に示したケースで
は、低速乗算ユニットは、データ出力信号３３'を出力
するために、２つのクロックサイクル（ｔ0〜ｔ2）を与
えられる。そのようなストール機構を実装するどんな手
段も本発明の一部として企図される。たとえば、前述の
ように、パイプラインは、次の命令をディスパッチする
前に低速機能が完了したかどうかを検索するシステムを
含むことができる。これは、たとえば、所与の機能の最
悪の場合の動作時間を反映する遅延連鎖を用いて達成す
ることができる。そのような場合、遅延連鎖は、信号が
端まで伝播したときに「１」を出力し、それにより所与
の機能の最悪の場合のタイミング・シナリオを提供する
ことができる。あるいは、各低速機能に必要なクロック
・サイクル数を、システムにハードワイヤし、それによ
って、それぞれの低速機能に、その処理を完了するため
に所定の長さの時間を与えることもできる。
【００１６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００１７】（１）処理手段と、前記処理手段の制御の
もとに所定の機能をそれぞれ別々に実行することがで
き、それぞれ異なる処理速度で動作し、それぞれ前記機
能の実行に異なる量のエネルギーを必要とする、複数の
回路とを含み、前記処理手段が、前記機能を実行するた
めに前記複数の回路のうちの１つだけを選択する、処理
システム。 （２）パイプラインをさらに含み、前記パイプライン
が、選択された回路の処理速度に依存する速度で動作す
る、上記（１）に記載の処理システム。 （３）パイプラインと、選択された回路が前記機能の実
行を完了するまで前記パイプラインをストールする手段
とをさらに含む、上記（１）に記載の処理システム。 （４）前記複数の回路のうちの１つの前記選択が、前記
処理手段にロードされた命令コードによって決定され
る、上記（１）に記載の処理システム。 （５）前記複数の回路のうちの１つの前記選択が、処理
システムに入力される外部信号によって決定される、上
記（１）に記載の処理システム。 （６）ある機能を第１の速度で実行する第１の回路と、
前記機能を第２の速度で実行する第２の回路と、前記機
能を実行するために第１と第２の回路のどちらかを選択
する制御システムとを含むマイクロプロセッサ。 （７）プロセッサ命令を保持するパイプラインと、前記
プロセッサ命令の実行速度を制御する機構とを含み、前
記プロセッサ命令の前記実行速度が、制御システムが第
１と第２の回路のどちらを選択したかに依存する、上記
（６）に記載のマイクロプロセッサ。 （８）前記プロセッサ命令の実行速度を制御する前記機
構が、パイプラインのクロック速度を変更する機構を含
む、上記（７）に記載のマイクロプロセッサ。 （９）前記プロセッサ命令の実行速度を制御する前記機
構が、前記機能の実行が完了するまで前記パイプライン
の動作をストールする機構を含む、上記（７）に記載の
マイクロプロセッサ。 （１０）第１の回路が、通常の高速度で機能を実行する
デフォルト回路であり、第２の回路が、より低速度で機
能を実行しより少ない電力を必要とする低電力回路であ
る、上記（６）に記載のマイクロプロセッサ。 （１１）制御システムが、所定の命令コードが検出され
たとき、第２の回路を使用して機能を実行させる、上記
（１０）に記載のマイクロプロセッサ。 （１２）制御システムが、外部信号が検出されたとき、
第２の回路を使用して機能を実行させる、上記（１０）
に記載のマイクロプロセッサ。 （１３）プロセッサ命令を保持しディスパッチするパイ
プライン手段と、第１の量のエネルギーを使用して所定
の機能を実行する第１の回路手段と、第１の量よりも少
ない第２の量のエネルギーを使用して所定の機能を実行
する第２の回路手段と、所定のプロセッサ命令がパイプ
ライン手段からディスパッチされたとき、所定の機能を
実行するために第１と第２の回路手段のどちらかを選択
する制御手段とを含む処理システム。 （１４）パイプライン手段の処理速度を変更する手段を
さらに含み、処理速度を変更する手段が、制御手段によ
って選択された回路に依存する、上記（１３）に記載の
処理システム。 （１５）処理速度を変更する手段が、パイプライン手段
を駆動するクロック速度を変更する手段を含む、上記
（１４）に記載の処理システム。 （１６）処理速度を変更する手段が、所定の機能が完全
に実行されるまでパイプライン手段をストールする手段
を含む、上記（１４）に記載の処理システム。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態による機能的に等価
な回路を備えたプロセッサを示す図である。
【図２】本発明の好ましい実施形態による機能的に等価
な２つの回路の実装の例を示す図である。
【図３】パイプラインに対するクロック制御を変化させ
ることによって好ましい実施形態をどのように実装でき
るかを詳細に示すタイミング図である。
【符号の説明】
１０ プロセッサ １２ パイプライン １４ クロック制御機構 １６ パイプライン・ストール機構 １８ 制御機構 ２４ 外部信号 ２６ 高電力回路 ２８ 低電力回路 ３０ 信号経路 ３１ データ入力信号 ３２ 信号経路 ３３ データ出力信号 ３４ デコード機構 ３５ 保持信号 ３６ ラッチ ３７ 保持信号 ３８ ラッチ ４０ 低電力乗算回路 ４２ 高電力乗算回路 ４４ ラッチ ５０ 低速クロック信号 ５２ 高速クロック信号 ６２ クロックサイクル ６４ クロックサイクル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルヴァー・エイ・ディーン アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション アスペン・ドラ イブ 28 (72)発明者 ケニス・ジェイ・グッドナウ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ルスティック・ ドライブ ８ (72)発明者 パトリック・イー・ペリー アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション プレザント・ス トリート 36 (72)発明者 セバスティアン・ティー・ヴェントローネ アメリカ合衆国05403 バーモント州サウ ス・バーリントン バトラー・ドライブ 38

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】処理手段と、 前記処理手段の制御のもとに所定の機能をそれぞれ別々
    に実行することができ、それぞれ異なる処理速度で動作
    し、それぞれ前記機能の実行に異なる量のエネルギーを
    必要とする、複数の回路とを含み、 前記処理手段が、前記機能を実行するために前記複数の
    回路のうちの１つだけを選択する、処理システム。
  2. 【請求項２】パイプラインをさらに含み、前記パイプラ
    インが、選択された回路の処理速度に依存する速度で動
    作する、請求項１に記載の処理システム。
  3. 【請求項３】パイプラインと、選択された回路が前記機
    能の実行を完了するまで前記パイプラインをストールす
    る手段とをさらに含む、請求項１に記載の処理システ
    ム。
  4. 【請求項４】前記複数の回路のうちの１つの前記選択
    が、前記処理手段にロードされた命令コードによって決
    定される、請求項１に記載の処理システム。
  5. 【請求項５】前記複数の回路のうちの１つの前記選択
    が、処理システムに入力される外部信号によって決定さ
    れる、請求項１に記載の処理システム。
  6. 【請求項６】ある機能を第１の速度で実行する第１の回
    路と、 前記機能を第２の速度で実行する第２の回路と、 前記機能を実行するために第１と第２の回路のどちらか
    を選択する制御システムとを含むマイクロプロセッサ。
  7. 【請求項７】プロセッサ命令を保持するパイプライン
    と、 前記プロセッサ命令の実行速度を制御する機構とを含
    み、前記プロセッサ命令の前記実行速度が、制御システ
    ムが第１と第２の回路のどちらを選択したかに依存す
    る、請求項６に記載のマイクロプロセッサ。
  8. 【請求項８】前記プロセッサ命令の実行速度を制御する
    前記機構が、パイプラインのクロック速度を変更する機
    構を含む、請求項７に記載のマイクロプロセッサ。
  9. 【請求項９】前記プロセッサ命令の実行速度を制御する
    前記機構が、前記機能の実行が完了するまで前記パイプ
    ラインの動作をストールする機構を含む、請求項７に記
    載のマイクロプロセッサ。
  10. 【請求項１０】第１の回路が、通常の高速度で機能を実
    行するデフォルト回路であり、第２の回路が、より低速
    度で機能を実行しより少ない電力を必要とする低電力回
    路である、請求項６に記載のマイクロプロセッサ。
  11. 【請求項１１】制御システムが、所定の命令コードが検
    出されたとき、第２の回路を使用して機能を実行させ
    る、請求項１０に記載のマイクロプロセッサ。
  12. 【請求項１２】制御システムが、外部信号が検出された
    とき、第２の回路を使用して機能を実行させる、請求項
    １０に記載のマイクロプロセッサ。
  13. 【請求項１３】プロセッサ命令を保持しディスパッチす
    るパイプライン手段と、 第１の量のエネルギーを使用して所定の機能を実行する
    第１の回路手段と、 第１の量よりも少ない第２の量のエネルギーを使用して
    所定の機能を実行する第２の回路手段と、 所定のプロセッサ命令がパイプライン手段からディスパ
    ッチされたとき、所定の機能を実行するために第１と第
    ２の回路手段のどちらかを選択する制御手段とを含む処
    理システム。
  14. 【請求項１４】パイプライン手段の処理速度を変更する
    手段をさらに含み、処理速度を変更する手段が、制御手
    段によって選択された回路に依存する、請求項１３に記
    載の処理システム。
  15. 【請求項１５】処理速度を変更する手段が、パイプライ
    ン手段を駆動するクロック速度を変更する手段を含む、
    請求項１４に記載の処理システム。
  16. 【請求項１６】処理速度を変更する手段が、所定の機能
    が完全に実行されるまでパイプライン手段をストールす
    る手段を含む、請求項１４に記載の処理システム。
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