JP2001022582A - 低消費電力マイクロプロセッサおよびマイクロプロセッサシステム - Google Patents
低消費電力マイクロプロセッサおよびマイクロプロセッサシステムInfo
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- 238000012545 processing Methods 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000009467 reduction Effects 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 101000917519 Homo sapiens rRNA 2'-O-methyltransferase fibrillarin Proteins 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 102100029526 rRNA 2'-O-methyltransferase fibrillarin Human genes 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 101000973947 Homo sapiens Probable 28S rRNA (cytosine(4447)-C(5))-methyltransferase Proteins 0.000 description 1
- 102100022407 Probable 28S rRNA (cytosine(4447)-C(5))-methyltransferase Human genes 0.000 description 1
- 101100026605 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NPL3 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract
(57)【要約】
【課題】浮動小数点演算ユニットを持つプロセッサにお
いて、浮動小数点演算ユニットの無駄な電力消費を削減
する。 【解決手段】命令キャッシュ１０８から供給される命令
列において、命令無効化回路１０９で浮動小数点演算ユ
ニットを使用しない命令を無効命令に置き換え、その無
効命令を浮動小数点命令レジスタ１１１に保持し、浮動
小数点演算ユニット内の浮動小数点デコーダ１１９に供
給するように構成される。無効命令が連続した場合、浮
動小数点データパス１２３に加え、浮動小数点デコーダ
１１９と浮動小数点レジスタ１２１の消費電力が削減で
きる。
いて、浮動小数点演算ユニットの無駄な電力消費を削減
する。 【解決手段】命令キャッシュ１０８から供給される命令
列において、命令無効化回路１０９で浮動小数点演算ユ
ニットを使用しない命令を無効命令に置き換え、その無
効命令を浮動小数点命令レジスタ１１１に保持し、浮動
小数点演算ユニット内の浮動小数点デコーダ１１９に供
給するように構成される。無効命令が連続した場合、浮
動小数点データパス１２３に加え、浮動小数点デコーダ
１１９と浮動小数点レジスタ１２１の消費電力が削減で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに関する。例えば、浮動小数点演算ユニット（ＦＰ
Ｕ）又はディジタル信号処理プロセッサ（ＤＳＰ）のよ
うに特定用途の専用回路を有するコプロセッサを有し、
ＰＤＡやモバイルコンピュータのような電池駆動の携帯
用電子機器において使用される低消費電力型マイクロプ
ロセッサに適用して有用な技術に関する。更には、前記
マイクロプロセッサを組み込んだマイクロプロセッサに
適用して有用な技術に関する。
サに関する。例えば、浮動小数点演算ユニット（ＦＰ
Ｕ）又はディジタル信号処理プロセッサ（ＤＳＰ）のよ
うに特定用途の専用回路を有するコプロセッサを有し、
ＰＤＡやモバイルコンピュータのような電池駆動の携帯
用電子機器において使用される低消費電力型マイクロプ
ロセッサに適用して有用な技術に関する。更には、前記
マイクロプロセッサを組み込んだマイクロプロセッサに
適用して有用な技術に関する。
【０００２】
【従来の技術】携帯用電子機器に搭載されるマイクロプ
ロセッサは、演算の高速処理に加え、電池駆動において
長時間の使用を可能とするべく低電力化を達成する必要
がある。演算の高速処理を達成するためには、マイクロ
プロセッサに、ＦＰＵなどのコプロセッサを設ける技術
などが知られている。
ロセッサは、演算の高速処理に加え、電池駆動において
長時間の使用を可能とするべく低電力化を達成する必要
がある。演算の高速処理を達成するためには、マイクロ
プロセッサに、ＦＰＵなどのコプロセッサを設ける技術
などが知られている。
【０００３】また、マイクロプロセッサの低電力技術と
しては以下が知られている。
しては以下が知られている。
【０００４】まず、携帯用電子機器では待機時間が多い
ため、待機時用の低消費電力モードを用意し、待機時に
はマイクロプロセッサを動作させるためのクロック周波
数を下げる方法がある。具体的な構成としては、クロッ
ク周波数を下げるためのクロック分周器を有し、低消費
電力モードが選択された際、マイクロプロセッサに前記
分周器で分周された周波数を供給する。このことによ
り、クロック消費電力及び単位時間あたりのトランジス
タのスイッチングによる電力が削減され、マイクロプロ
セッサの低消費電力化が達成される。
ため、待機時用の低消費電力モードを用意し、待機時に
はマイクロプロセッサを動作させるためのクロック周波
数を下げる方法がある。具体的な構成としては、クロッ
ク周波数を下げるためのクロック分周器を有し、低消費
電力モードが選択された際、マイクロプロセッサに前記
分周器で分周された周波数を供給する。このことによ
り、クロック消費電力及び単位時間あたりのトランジス
タのスイッチングによる電力が削減され、マイクロプロ
セッサの低消費電力化が達成される。
【０００５】また、待機時にクロック周波数を下げる方
法とは異なり、使用しないモジュールに供給するクロッ
クを遮断する方法がある。例えば、ユーザーブレークコ
ントローラは、プログラムのデバッグを容易にするため
の回路であるため、通常のプロセッサ動作時には動作し
ていない。ユーザーブレークコントローラなど、通常時
動作しないモジュールに対しては、通常時にクロックを
遮断しても問題は生じない。クロックを遮断すること
は、前述した、供給するクロック周波数を下げる方法に
比べて低電力化の効果が大きい。クロック遮断を行う具
体的な構成としては、クロックの遮断を制御するための
制御レジスタにモジュール単位で使用しないモジュール
を設定しておき、低消費電力を実行するためのクロック
停止命令を実行することにより、前記制御レジスタに設
定されているモジュールのクロックを停止させる。この
方法では、制御レジスタに設定されたモジュールの消費
電力が０となる。制御レジスタに設定されたモジュール
を使用する際は、割り込みにより所定のモジュールを復
帰させ、クロックの供給を再開させる。しかし、モジュ
ール毎にクロックの供給や遮断を行う方法は、制御レジ
スタに値を設定するなどのオーバーヘッドが大きくな
り、モジュールの実行又は停止が頻繁に切り替わるモジ
ュールには対しては適さない。特開平８−１０１８２０
号では、オペレーションを行う部分であるデータパスの
電力削減のために、データパスでオペレーションが行わ
れない場合、データパス部の内部回路の動作を停止させ
る制御信号ＮＯＰ（Ｎｏ ｏｐｅｒａｔｉｏｎ）信号を
生成する方式が示されている。命令をデコードし、デコ
ードの結果、データパス部でオペレーションが行われな
い命令であった場合、１ビットのＮＯＰ信号ＣＣ＝１を
出力する。ＮＯＰ信号ＣＣ＝１のとき、データパス制御
信号用のラッチを更新しないようにし、制御信号を不変
とする。また、データパスの入出力ラッチを更新しない
ようにし、入出力データを固定とする。このとき、入力
データと制御信号が変化しないので、データパス部でス
イッチングを行わないため低消費電力化が可能となる。
法とは異なり、使用しないモジュールに供給するクロッ
クを遮断する方法がある。例えば、ユーザーブレークコ
ントローラは、プログラムのデバッグを容易にするため
の回路であるため、通常のプロセッサ動作時には動作し
ていない。ユーザーブレークコントローラなど、通常時
動作しないモジュールに対しては、通常時にクロックを
遮断しても問題は生じない。クロックを遮断すること
は、前述した、供給するクロック周波数を下げる方法に
比べて低電力化の効果が大きい。クロック遮断を行う具
体的な構成としては、クロックの遮断を制御するための
制御レジスタにモジュール単位で使用しないモジュール
を設定しておき、低消費電力を実行するためのクロック
停止命令を実行することにより、前記制御レジスタに設
定されているモジュールのクロックを停止させる。この
方法では、制御レジスタに設定されたモジュールの消費
電力が０となる。制御レジスタに設定されたモジュール
を使用する際は、割り込みにより所定のモジュールを復
帰させ、クロックの供給を再開させる。しかし、モジュ
ール毎にクロックの供給や遮断を行う方法は、制御レジ
スタに値を設定するなどのオーバーヘッドが大きくな
り、モジュールの実行又は停止が頻繁に切り替わるモジ
ュールには対しては適さない。特開平８−１０１８２０
号では、オペレーションを行う部分であるデータパスの
電力削減のために、データパスでオペレーションが行わ
れない場合、データパス部の内部回路の動作を停止させ
る制御信号ＮＯＰ（Ｎｏ ｏｐｅｒａｔｉｏｎ）信号を
生成する方式が示されている。命令をデコードし、デコ
ードの結果、データパス部でオペレーションが行われな
い命令であった場合、１ビットのＮＯＰ信号ＣＣ＝１を
出力する。ＮＯＰ信号ＣＣ＝１のとき、データパス制御
信号用のラッチを更新しないようにし、制御信号を不変
とする。また、データパスの入出力ラッチを更新しない
ようにし、入出力データを固定とする。このとき、入力
データと制御信号が変化しないので、データパス部でス
イッチングを行わないため低消費電力化が可能となる。
【０００６】
【発明が解決しようとする課題】上記に示した、データ
パス部の内部回路の動作を停止させる制御信号ＮＯＰ信
号を生成する方式は、以下の問題点を抱えている。
パス部の内部回路の動作を停止させる制御信号ＮＯＰ信
号を生成する方式は、以下の問題点を抱えている。
【０００７】ＮＯＰ信号生成方式は、データパスの電力
削減が目的であるため、制御部のデコーダで消費する電
力は削減されない。制御部のデコーダは、命令発行制御
に加え、例外処理、制御信号生成論理等があり、そこで
消費される電力は無視できない。
削減が目的であるため、制御部のデコーダで消費する電
力は削減されない。制御部のデコーダは、命令発行制御
に加え、例外処理、制御信号生成論理等があり、そこで
消費される電力は無視できない。
【０００８】更に、電力削減回路は付加回路であること
が望ましい。何故なら、例えば、ＩＰ（Ｉｎｔｅｌｌｅ
ｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）による機能部品をコプ
ロセッサとして使用する場合、組み込むＩＰとしてのコ
プロセッサの内部に手を加えずに、組み込むＩＰ部位以
外に電力削減用の回路を付加するようにすれば、ＩＰ回
路内部を変更する場合に対して検証工数が削減できる。
が望ましい。何故なら、例えば、ＩＰ（Ｉｎｔｅｌｌｅ
ｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）による機能部品をコプ
ロセッサとして使用する場合、組み込むＩＰとしてのコ
プロセッサの内部に手を加えずに、組み込むＩＰ部位以
外に電力削減用の回路を付加するようにすれば、ＩＰ回
路内部を変更する場合に対して検証工数が削減できる。
【０００９】そこで、本発明の目的は、デコーダ等の制
御部及びデータパス部の電力を削減し、かつ電力削減の
ための付加回路を設ける構成とすることで、低消費電力
化と構成の容易化を図ったマイクロプロセッサを提供す
ることである。
御部及びデータパス部の電力を削減し、かつ電力削減の
ための付加回路を設ける構成とすることで、低消費電力
化と構成の容易化を図ったマイクロプロセッサを提供す
ることである。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び図面から明らかになるであろ
う。
特徴は本明細書の記述及び図面から明らかになるであろ
う。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の代表的な実施形態のマイクロプロセッサで
は、命令が入力される判定回路と、前記判定回路によっ
て制御される命令選択回路と、前記命令をデコードする
命令デコーダと、前記命令デコーダのデコード結果に従
い演算を行う演算回路とにより構成され、前記命令選択
回路は、前記演算回路に演算を行わせるための命令とは
異なる命令が前記判定回路に入力されたとき、前記命令
デコーダに第１の命令を供給することを特徴とする。こ
れにより、無関係な命令が入力されたとき、デコーダ内
部におけるスイッチング回数が減少し、トランジスタの
スイッチング回数が減少し、トランジスタの貫通電流が
削減され、デコーダでの消費電力が削減される。
め、本発明の代表的な実施形態のマイクロプロセッサで
は、命令が入力される判定回路と、前記判定回路によっ
て制御される命令選択回路と、前記命令をデコードする
命令デコーダと、前記命令デコーダのデコード結果に従
い演算を行う演算回路とにより構成され、前記命令選択
回路は、前記演算回路に演算を行わせるための命令とは
異なる命令が前記判定回路に入力されたとき、前記命令
デコーダに第１の命令を供給することを特徴とする。こ
れにより、無関係な命令が入力されたとき、デコーダ内
部におけるスイッチング回数が減少し、トランジスタの
スイッチング回数が減少し、トランジスタの貫通電流が
削減され、デコーダでの消費電力が削減される。
【００１２】更に、本発明の別の代表的な実施形態のマ
イクロプロセッサでは、命令が入力される判定回路と、
前記判定回路によって制御される命令無効化回路と、前
記命令を受ける命令レジスタと、前記命令レジスタの出
力をデコードする命令デコーダと、前記命令デコーダの
デコード結果に従い演算を行う演算回路とにより構成さ
れ、前記命令無効化回路は、前記演算回路に演算を行わ
せるための命令とは異なる命令が前記判定回路に入力さ
れたとき、前記命令レジスタに供給するクロックを停止
させることを特徴とする。これにより、命令レジスタの
動作が停止し、命令レジスタから命令デコーダへ命令が
出力されない。つまり、上記と同様に、デコーダ内部の
トランジスタの貫通電流が減少し、デコーダでの消費電
力が削減される。
イクロプロセッサでは、命令が入力される判定回路と、
前記判定回路によって制御される命令無効化回路と、前
記命令を受ける命令レジスタと、前記命令レジスタの出
力をデコードする命令デコーダと、前記命令デコーダの
デコード結果に従い演算を行う演算回路とにより構成さ
れ、前記命令無効化回路は、前記演算回路に演算を行わ
せるための命令とは異なる命令が前記判定回路に入力さ
れたとき、前記命令レジスタに供給するクロックを停止
させることを特徴とする。これにより、命令レジスタの
動作が停止し、命令レジスタから命令デコーダへ命令が
出力されない。つまり、上記と同様に、デコーダ内部の
トランジスタの貫通電流が減少し、デコーダでの消費電
力が削減される。
【００１３】更に、本発明の他の代表的な実施形態のマ
イクロプロセッサでは、命令が入力される判定回路と、
前記判定回路によって制御される命令無効化回路と、前
記命令を受けるスイッチ回路と、前記スイッチ回路の出
力をデコードする命令デコーダと、前記命令デコーダの
デコード結果に従い演算を行う演算回路とにより構成さ
れ、前記命令無効化回路は、前記演算回路に演算を行わ
せるための命令とは異なる命令が前記判定回路に入力さ
れたとき、前記スイッチ回路を開放し、前記命令デコー
ダに命令を供給することを停止させる特徴とする。これ
により、上記と同様に命令デコーダでの消費電力の削減
が可能となる。
イクロプロセッサでは、命令が入力される判定回路と、
前記判定回路によって制御される命令無効化回路と、前
記命令を受けるスイッチ回路と、前記スイッチ回路の出
力をデコードする命令デコーダと、前記命令デコーダの
デコード結果に従い演算を行う演算回路とにより構成さ
れ、前記命令無効化回路は、前記演算回路に演算を行わ
せるための命令とは異なる命令が前記判定回路に入力さ
れたとき、前記スイッチ回路を開放し、前記命令デコー
ダに命令を供給することを停止させる特徴とする。これ
により、上記と同様に命令デコーダでの消費電力の削減
が可能となる。
【００１４】
【発明の実施の形態】以下、本発明の代表的な実施形態
を図面を用いて説明する。
を図面を用いて説明する。
【００１５】図１は、マイクロプロセッサとその周辺の
構成を示している。マイクロプロセッサ１０１は一つの
半導体基板上に形成されている。マイクロプロセッサは
バスインタフェースユニット（ＢＩＵ：Ｂｕｓ Ｉｎｔ
ｅｒｆａｃｅ Ｕｎｉｔ）６を介してデータバス４とア
ドレスバス５とに接続されている。データバス４とアド
レスバス５とは、図ではメインメモリ３に接続されてい
る。データバス及びアドレスバスには、メインメモリ以
外の外部デバイスに接続される構成も可能であるが、本
明細書では省略している。また、半導体装置の集積度の
向上に伴い、データバス、アドレスバス及びメインメモ
リをマイクロプロセッサと同一の基板上に形成しても良
い。
構成を示している。マイクロプロセッサ１０１は一つの
半導体基板上に形成されている。マイクロプロセッサは
バスインタフェースユニット（ＢＩＵ：Ｂｕｓ Ｉｎｔ
ｅｒｆａｃｅ Ｕｎｉｔ）６を介してデータバス４とア
ドレスバス５とに接続されている。データバス４とアド
レスバス５とは、図ではメインメモリ３に接続されてい
る。データバス及びアドレスバスには、メインメモリ以
外の外部デバイスに接続される構成も可能であるが、本
明細書では省略している。また、半導体装置の集積度の
向上に伴い、データバス、アドレスバス及びメインメモ
リをマイクロプロセッサと同一の基板上に形成しても良
い。
【００１６】前記マイクロプロセッサは、前述したＢＩ
Ｕ６の他、データキャッシュ７、命令キャッシュ８、中
央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｕｎｉｔ）１、浮動小数点演算ユニット（ＦＰ
Ｕ：Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｕｎｉｔ）２及びク
ロックパルスジェネレータ（ＣＰＧ：ＣｌｏｃｋＰｕｌ
ｓｅ Ｇｅｎｅｒａｔｏｒ）１８とを有する。マイクロ
プロセッサは、前記以外に、メモリを制御するためのＤ
ＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ
Ｃｏｎｔｒｏｌｅｒ）等を有することも可能であるが、
本明細書及び図面では省略している。
Ｕ６の他、データキャッシュ７、命令キャッシュ８、中
央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｕｎｉｔ）１、浮動小数点演算ユニット（ＦＰ
Ｕ：Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｕｎｉｔ）２及びク
ロックパルスジェネレータ（ＣＰＧ：ＣｌｏｃｋＰｕｌ
ｓｅ Ｇｅｎｅｒａｔｏｒ）１８とを有する。マイクロ
プロセッサは、前記以外に、メモリを制御するためのＤ
ＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ
Ｃｏｎｔｒｏｌｅｒ）等を有することも可能であるが、
本明細書及び図面では省略している。
【００１７】マイクロプロセッサ内に形成されているＦ
ＰＵは、浮動小数点の演算を集中的に処理するためのコ
プロセッサである。但し、マイクロプロセッサ内に形成
されるコプロセッサは、ＦＰＵに制限されることはな
く、ＦＰＵ以外、ＤＳＰ等のように、ＣＰＵの処理を補
完するための専用処理回路であればよい。更に、専用処
理回路に限定されることも無く、複数ＣＰＵで構成され
たマイクロプロセッサにおけるそれぞれのＣＰＵであっ
てもよい。本明細書では、複数のＣＰＵで構成されたマ
イクロプロセッサにおけるＣＰＵについても、本発明の
趣旨を逸脱しない範囲で、コプロセッサと称することと
する。また、図１では、ＣＰＵとコプロセッサであるＦ
ＰＵとは同一の半導体基板上に形成されていることにな
っているが、コプロセッサを別チップで構成することも
可能である。コプロセッサを別チップで構成した場合、
チップが複数となり実装効率は低下するが、ＣＰＵと同
一基板上にコプロセッサを形成するための半導体装置の
設計の必要が無く、既存のコプロセッサチップをＣＰＵ
に接続することが可能となり生産が容易となる。本明細
書では、便宜上、コプロセッサを別チップとした場合で
も、ＣＰＵチップとコプロセッサチップとを併せてマイ
クロプロセッサと呼称するものとする。
ＰＵは、浮動小数点の演算を集中的に処理するためのコ
プロセッサである。但し、マイクロプロセッサ内に形成
されるコプロセッサは、ＦＰＵに制限されることはな
く、ＦＰＵ以外、ＤＳＰ等のように、ＣＰＵの処理を補
完するための専用処理回路であればよい。更に、専用処
理回路に限定されることも無く、複数ＣＰＵで構成され
たマイクロプロセッサにおけるそれぞれのＣＰＵであっ
てもよい。本明細書では、複数のＣＰＵで構成されたマ
イクロプロセッサにおけるＣＰＵについても、本発明の
趣旨を逸脱しない範囲で、コプロセッサと称することと
する。また、図１では、ＣＰＵとコプロセッサであるＦ
ＰＵとは同一の半導体基板上に形成されていることにな
っているが、コプロセッサを別チップで構成することも
可能である。コプロセッサを別チップで構成した場合、
チップが複数となり実装効率は低下するが、ＣＰＵと同
一基板上にコプロセッサを形成するための半導体装置の
設計の必要が無く、既存のコプロセッサチップをＣＰＵ
に接続することが可能となり生産が容易となる。本明細
書では、便宜上、コプロセッサを別チップとした場合で
も、ＣＰＵチップとコプロセッサチップとを併せてマイ
クロプロセッサと呼称するものとする。
【００１８】メインメモリ３はプログラム及びデータを
格納している。データバス４は、マイクロプロセッサと
メモリ間で行われるデータ転送の経路となる。アドレス
バス５は、マイクロプロセッサとメモリとがデータの転
送を行う際、マイクロプロセッサからメモリ等へ、アド
レスを転送する際の経路となる。ＢＩＵ６はメインメモ
リや外部デバイスと間のアドレス及びデータ転送の制御
を行う。データキャッシュ７は、マイクロプロセッサ内
のＣＰＵ及びＦＰＵで処理される或いは処理されたデー
タを格納する。命令キャッシュ８は、ＣＰＵ及びＦＰＵ
で実行される命令を格納する。ＣＰＧ１８は、ＣＰＵ及
びＦＰＵの動作クロックを生成する。
格納している。データバス４は、マイクロプロセッサと
メモリ間で行われるデータ転送の経路となる。アドレス
バス５は、マイクロプロセッサとメモリとがデータの転
送を行う際、マイクロプロセッサからメモリ等へ、アド
レスを転送する際の経路となる。ＢＩＵ６はメインメモ
リや外部デバイスと間のアドレス及びデータ転送の制御
を行う。データキャッシュ７は、マイクロプロセッサ内
のＣＰＵ及びＦＰＵで処理される或いは処理されたデー
タを格納する。命令キャッシュ８は、ＣＰＵ及びＦＰＵ
で実行される命令を格納する。ＣＰＧ１８は、ＣＰＵ及
びＦＰＵの動作クロックを生成する。
【００１９】以下、ＣＰＵ１とＦＰＵ２の具体的な構成
について示す。ＣＰＵは命令ＩＡを受け取り、命令レジ
スタ１０に命令を格納する。ＦＰＵも同様に、命令キャ
ッシュから命令ＩＡを受取、命令レジスタ１１に命令を
格納する。ＣＰＵの命令とＦＰＵの命令とは、同一の命
令キャッシュに記憶されている。命令キャッシュから出
力される命令は、ＣＰＵ側の命令レジスタとＦＰＵ側の
命令レジスタとに並列に供給される。それぞれのレジス
タへと分岐する方法については、分岐手段で行うことが
可能である。単なる半導体基板上の金属やシリコン化合
物で形成された配線をそれぞれ同じ幅で分岐するなどの
方法があるが、特に制限されない。ＣＰＵ命令レジスタ
１０及びＦＰＵ命令レジスタ１１は、ＣＰＧ１８で生成
されたＣＬＫ１の立上がりで変化するエッジトリガラッ
チである。但し、図面で示している如く、命令キャッシ
ュとＦＰＵ側の命令レジスタとの間には、本発明の特徴
である無効化回路９が形成されている。無効化回路につ
いては後述する。図面では、命令レジスタ１０及び無効
化回路とは命令キャッシュからの命令を受ける構成とな
っているが、特に制限されることなく、直接メインメモ
リから命令を受ける構成でも良い。更には、メインメモ
リ以外から命令を受ける構成であっても良い。また、Ｆ
ＰＵの命令レジスタ１１はＣＰＵ内に形成されている
が、ＦＰＵ内に形成してもよい。ＩＰとして、ＦＰＵを
ＣＰＵと同一の半導体基板上に形成する場合、或いは別
チップとしてＦＰＵをＣＰＵに接続する場合において、
組み込むＦＰＵに命令レジスタが形成されているかされ
ていないかによって異なる。また、無効化回路もＣＰＵ
側に形成されているが、ＦＰＵ以外のコプロセッサをＣ
ＰＵに接続した場合、或いは従前とは異なるＦＰＵを接
続した場合、無効化回路がＣＰＵ内にあれば、導入する
ＦＰＵの内部回路の変更が不要となり、導入が容易とな
る。一方、ＦＰＵを提供することを考えると、提供する
ＦＰＵに無効化回路があればＣＰＵ側の回路変更が不要
となる。つまり、無効化回路をＣＰＵ或いはコプロセッ
サの何れに形成するかは、設計及び顧客との関係等によ
り変更することが可能である。但し、無効化回路とレジ
スタとがＦＰＵ内に形成された場合、供給される命令は
ＣＰＵを経由しないと言うことも可能だが、その場合に
ついても、本明細書では便宜上、ＣＰＵを経由してＦＰ
Ｕに供給される、と見なす。また、ＦＰＵがメモリから
命令を受ける際、無効化回路を通してレジスタ１１に命
令がフェッチされる構成となっているが、無効化回路と
レジスタ１１の順序は逆であってもよい。但し、命令レ
ジスタの前に無効化回路を設けることで有利な点はある
が、それについては後述する。前述した如く、ＣＰＵと
ＦＰＵとの何れに無効化回路及びレジスタが形成されて
いるかによってその構成は変更することが可能である。
について示す。ＣＰＵは命令ＩＡを受け取り、命令レジ
スタ１０に命令を格納する。ＦＰＵも同様に、命令キャ
ッシュから命令ＩＡを受取、命令レジスタ１１に命令を
格納する。ＣＰＵの命令とＦＰＵの命令とは、同一の命
令キャッシュに記憶されている。命令キャッシュから出
力される命令は、ＣＰＵ側の命令レジスタとＦＰＵ側の
命令レジスタとに並列に供給される。それぞれのレジス
タへと分岐する方法については、分岐手段で行うことが
可能である。単なる半導体基板上の金属やシリコン化合
物で形成された配線をそれぞれ同じ幅で分岐するなどの
方法があるが、特に制限されない。ＣＰＵ命令レジスタ
１０及びＦＰＵ命令レジスタ１１は、ＣＰＧ１８で生成
されたＣＬＫ１の立上がりで変化するエッジトリガラッ
チである。但し、図面で示している如く、命令キャッシ
ュとＦＰＵ側の命令レジスタとの間には、本発明の特徴
である無効化回路９が形成されている。無効化回路につ
いては後述する。図面では、命令レジスタ１０及び無効
化回路とは命令キャッシュからの命令を受ける構成とな
っているが、特に制限されることなく、直接メインメモ
リから命令を受ける構成でも良い。更には、メインメモ
リ以外から命令を受ける構成であっても良い。また、Ｆ
ＰＵの命令レジスタ１１はＣＰＵ内に形成されている
が、ＦＰＵ内に形成してもよい。ＩＰとして、ＦＰＵを
ＣＰＵと同一の半導体基板上に形成する場合、或いは別
チップとしてＦＰＵをＣＰＵに接続する場合において、
組み込むＦＰＵに命令レジスタが形成されているかされ
ていないかによって異なる。また、無効化回路もＣＰＵ
側に形成されているが、ＦＰＵ以外のコプロセッサをＣ
ＰＵに接続した場合、或いは従前とは異なるＦＰＵを接
続した場合、無効化回路がＣＰＵ内にあれば、導入する
ＦＰＵの内部回路の変更が不要となり、導入が容易とな
る。一方、ＦＰＵを提供することを考えると、提供する
ＦＰＵに無効化回路があればＣＰＵ側の回路変更が不要
となる。つまり、無効化回路をＣＰＵ或いはコプロセッ
サの何れに形成するかは、設計及び顧客との関係等によ
り変更することが可能である。但し、無効化回路とレジ
スタとがＦＰＵ内に形成された場合、供給される命令は
ＣＰＵを経由しないと言うことも可能だが、その場合に
ついても、本明細書では便宜上、ＣＰＵを経由してＦＰ
Ｕに供給される、と見なす。また、ＦＰＵがメモリから
命令を受ける際、無効化回路を通してレジスタ１１に命
令がフェッチされる構成となっているが、無効化回路と
レジスタ１１の順序は逆であってもよい。但し、命令レ
ジスタの前に無効化回路を設けることで有利な点はある
が、それについては後述する。前述した如く、ＣＰＵと
ＦＰＵとの何れに無効化回路及びレジスタが形成されて
いるかによってその構成は変更することが可能である。
【００２０】ＣＰＵ命令レジスタ１０にフェッチされた
命令はＣＰＵ内の整数デコーダ１２に送られ、命令のデ
コードが行われる。整数デコーダ１２は、整数レジスタ
１４のリード／ライト制御信号を出力する。また、整数
デコーダ１２の出力制御信号はラッチ手段１３でラッチ
され、演算を行うＡＬＵ１６に対して演算処理のための
制御信号として出力される。又、ＣＰＵと無関係の命令
例えば、ＮＯＰ（ＮｏＯｐｅｒａｔｉｏｎ）命令では、
低消費電力のためＡＬＵの入力ラッチ１５と出力ラッチ
１７とが更新されないよう制御される。具体的には、Ｎ
ＯＰ命令が整数デコーダ１２に入力された場合、整数デ
コーダ１２は、ＡＬＵの入力ラッチ１５、出力ラッチ１
７に対し、クロックイネーブル信号“０”（“０”はデ
ィスエーブルの意味）を出力し、クロックを停止するこ
とによりラッチ更新を防ぐ。一方、ＦＰＵ命令レジスタ
１１にフェッチされた命令はＣＰＵモジュールからＦＰ
Ｕモジュールに送られ、浮動小数点デコーダ１９によっ
て命令のデコードが行われる。浮動小数点デコーダ１９
は、浮動小数点レジスタ２１のリード／ライト制御信号
ＣＡを出力する。浮動小数点データや浮動小数点演算結
果を保持する浮動小数点レジスタ２１は、制御信号ＣＡ
に従って、データＩｎＡがラッチ２２に出力され、ラッ
チされる。ラッチ２２にラッチされたデータは演算部で
ある浮動小数点データパス２３に入力される。また、浮
動小数点デコーダ１９より出力される制御信号は、ラッ
チ２０にてラッチされ、ラッチ２０は浮動小数点データ
パスの制御信号ＣＢを出力する。ラッチ２２と２０と
は、ＣＰＧ１８によって出力されるＣＬＫ２の立上がり
で変化するエッジトリガラッチである。浮動小数点デー
タパス２３はラッチ２２より出力される浮動小数点演算
のためのデータを入力し、浮動小数点演算の結果として
の出力ＯＡは、ラッチ２４にラッチされる。ラッチ２４
はＣＬＫ１の立上がりで変化するエッジトリガラッチで
ある。ラッチ２４の出力ＯＢはレジスタに２１入力さ
れ、演算結果がレジスタに書き込まれる。データパス入
力ラッチ２２とデータパス出力ラッチ２４とはそれぞ
れ、ラッチのイネーブル信号ＥＡまたはＥＢによってラ
ッチの更新が制御される。ラッチのイネーブル信号Ｅ
Ａ、ＥＢは、それぞれ浮動小数点デコーダ、浮動小数点
デコーダラッチ出力から生成される。浮動小数点デコー
ダに入力される命令がＮＯＰ命令の場合は、デコードに
より、ＥＡ＝ＥＢ＝０を出力し、クロック信号とのＡＮ
Ｄにより、浮動小数点データパス入出力ラッチへのクロ
ック供給を停止する。ＮＯＰ命令以外の場合は、ＥＡ＝
ＥＢ＝１を出力し、浮動小数点データパス入出力ラッチ
のクロックは供給される。上述した整数デコーダ及び浮
動小数点デコーダは、一般的には命令デコーダと呼ばれ
るデコーダである。命令デコーダとは、一般的には、命
令レジスタからの命令を受け、演算器及び演算器に入力
されたり演算器から出力するデータをラッチするラッチ
回路等の装置を制御するための信号を生成するものであ
る。
命令はＣＰＵ内の整数デコーダ１２に送られ、命令のデ
コードが行われる。整数デコーダ１２は、整数レジスタ
１４のリード／ライト制御信号を出力する。また、整数
デコーダ１２の出力制御信号はラッチ手段１３でラッチ
され、演算を行うＡＬＵ１６に対して演算処理のための
制御信号として出力される。又、ＣＰＵと無関係の命令
例えば、ＮＯＰ（ＮｏＯｐｅｒａｔｉｏｎ）命令では、
低消費電力のためＡＬＵの入力ラッチ１５と出力ラッチ
１７とが更新されないよう制御される。具体的には、Ｎ
ＯＰ命令が整数デコーダ１２に入力された場合、整数デ
コーダ１２は、ＡＬＵの入力ラッチ１５、出力ラッチ１
７に対し、クロックイネーブル信号“０”（“０”はデ
ィスエーブルの意味）を出力し、クロックを停止するこ
とによりラッチ更新を防ぐ。一方、ＦＰＵ命令レジスタ
１１にフェッチされた命令はＣＰＵモジュールからＦＰ
Ｕモジュールに送られ、浮動小数点デコーダ１９によっ
て命令のデコードが行われる。浮動小数点デコーダ１９
は、浮動小数点レジスタ２１のリード／ライト制御信号
ＣＡを出力する。浮動小数点データや浮動小数点演算結
果を保持する浮動小数点レジスタ２１は、制御信号ＣＡ
に従って、データＩｎＡがラッチ２２に出力され、ラッ
チされる。ラッチ２２にラッチされたデータは演算部で
ある浮動小数点データパス２３に入力される。また、浮
動小数点デコーダ１９より出力される制御信号は、ラッ
チ２０にてラッチされ、ラッチ２０は浮動小数点データ
パスの制御信号ＣＢを出力する。ラッチ２２と２０と
は、ＣＰＧ１８によって出力されるＣＬＫ２の立上がり
で変化するエッジトリガラッチである。浮動小数点デー
タパス２３はラッチ２２より出力される浮動小数点演算
のためのデータを入力し、浮動小数点演算の結果として
の出力ＯＡは、ラッチ２４にラッチされる。ラッチ２４
はＣＬＫ１の立上がりで変化するエッジトリガラッチで
ある。ラッチ２４の出力ＯＢはレジスタに２１入力さ
れ、演算結果がレジスタに書き込まれる。データパス入
力ラッチ２２とデータパス出力ラッチ２４とはそれぞ
れ、ラッチのイネーブル信号ＥＡまたはＥＢによってラ
ッチの更新が制御される。ラッチのイネーブル信号Ｅ
Ａ、ＥＢは、それぞれ浮動小数点デコーダ、浮動小数点
デコーダラッチ出力から生成される。浮動小数点デコー
ダに入力される命令がＮＯＰ命令の場合は、デコードに
より、ＥＡ＝ＥＢ＝０を出力し、クロック信号とのＡＮ
Ｄにより、浮動小数点データパス入出力ラッチへのクロ
ック供給を停止する。ＮＯＰ命令以外の場合は、ＥＡ＝
ＥＢ＝１を出力し、浮動小数点データパス入出力ラッチ
のクロックは供給される。上述した整数デコーダ及び浮
動小数点デコーダは、一般的には命令デコーダと呼ばれ
るデコーダである。命令デコーダとは、一般的には、命
令レジスタからの命令を受け、演算器及び演算器に入力
されたり演算器から出力するデータをラッチするラッチ
回路等の装置を制御するための信号を生成するものであ
る。
【００２１】以下、本発明の特徴となる、上述したＣＰ
Ｕモジュール内の無効化回路９についての説明を行う。
命令キャッシュから読み出される命令は、上述した通
り、ＣＰＵ命令レジスタ１０とにフェッチされると同時
にＦＰＵの命令無効化回路に入力される。その際、ＣＰ
Ｕに対してのみ関係する命令であり、ＦＰＵには無関係
の命令が命令キャッシュから読み出された場合、無効化
回路９はＦＰＵ命令レジスタに対してＮＯＰ命令を出力
する。つまり、ＦＰＵに関係のない命令の場合、ＦＰＵ
命令レジスタにはＮＯＰ命令がフェッチされることとな
る。ＦＰＵに無関係の命令が連続して命令キャッシュか
ら送られてくる際、ＦＰＵ命令レジスタには常にＮＯＰ
命令がフェッチされる。それにより、ＦＰＵモジュール
の浮動小数点デコーダ１９は、ＦＰＵに無関係の命令が
ＣＰＵで処理されている間、連続したＮＯＰ命令のデコ
ードのみを行うこととなる。つまり、デコーダでのスイ
ッチング動作が行われないため、スイッチングによる貫
通電流が流れることなく、低消費電力化を達成できる。
Ｕモジュール内の無効化回路９についての説明を行う。
命令キャッシュから読み出される命令は、上述した通
り、ＣＰＵ命令レジスタ１０とにフェッチされると同時
にＦＰＵの命令無効化回路に入力される。その際、ＣＰ
Ｕに対してのみ関係する命令であり、ＦＰＵには無関係
の命令が命令キャッシュから読み出された場合、無効化
回路９はＦＰＵ命令レジスタに対してＮＯＰ命令を出力
する。つまり、ＦＰＵに関係のない命令の場合、ＦＰＵ
命令レジスタにはＮＯＰ命令がフェッチされることとな
る。ＦＰＵに無関係の命令が連続して命令キャッシュか
ら送られてくる際、ＦＰＵ命令レジスタには常にＮＯＰ
命令がフェッチされる。それにより、ＦＰＵモジュール
の浮動小数点デコーダ１９は、ＦＰＵに無関係の命令が
ＣＰＵで処理されている間、連続したＮＯＰ命令のデコ
ードのみを行うこととなる。つまり、デコーダでのスイ
ッチング動作が行われないため、スイッチングによる貫
通電流が流れることなく、低消費電力化を達成できる。
【００２２】更に、ＮＯＰ命令では浮動小数点データパ
スの入力ラッチ２２と出力ラッチ２４が更新されないよ
うラッチのイネーブル信号ＥＡ又はＥＢを用いて制御さ
れるため、ＮＯＰ命令が連続すると、デコードの制御信
号ＣＡとＣＢが一定となり、ラッチはスイッチングを行
わない。また、データパスの入出力ラッチが更新されな
いため、データパスの入出力データＩｎＢとＯＢは不変
となる。このとき、入力データと制御信号が変化しない
ので、データパス部でスイッチングを行わず、低消費電
力化が可能となる。
スの入力ラッチ２２と出力ラッチ２４が更新されないよ
うラッチのイネーブル信号ＥＡ又はＥＢを用いて制御さ
れるため、ＮＯＰ命令が連続すると、デコードの制御信
号ＣＡとＣＢが一定となり、ラッチはスイッチングを行
わない。また、データパスの入出力ラッチが更新されな
いため、データパスの入出力データＩｎＢとＯＢは不変
となる。このとき、入力データと制御信号が変化しない
ので、データパス部でスイッチングを行わず、低消費電
力化が可能となる。
【００２３】図２では、図１の命令キャッシュからＣＰ
Ｕに出力される命令コード列の一例を示している。図示
された命令コード列を用いて浮動小数点命令レジスタに
接続される命令無効化回路の動作を示す。図２の命令コ
ード列では、整数命令（ＣＰＵ命令）と浮動小数点演算
命令（ＦＰＵ命令）が混在している。命令キャッシュか
らは図示された如く、ＣＰＵ命令とＦＰＵ命令とが混在
した状態で順次ＣＰＵに送られてくる。上述した命令無
効化回路は、命令キャッシュから送られてくる図２に示
している命令コード列の中から、ＦＰＵに無関係な命令
を無効ＮＯＰ命令に置き換える。置き換えられた命令コ
ード列を図３に示している。つまり、図１のＣＰＵ命令
レジスタ１０には図２に示されている命令コード列が入
力され、図１のＦＰＵ命令レジスタ１１には図３の命令
コード列が入力されることとなる。図２の命令コード列
の１番目、４番目のＦＰＵ命令はそのままＦＰＵ命令レ
ジスタに出力され、他のＣＰＵ命令は均一なＮＯＰ命令
に置き換えられＦＰＵ命令レジスタに出力される。
Ｕに出力される命令コード列の一例を示している。図示
された命令コード列を用いて浮動小数点命令レジスタに
接続される命令無効化回路の動作を示す。図２の命令コ
ード列では、整数命令（ＣＰＵ命令）と浮動小数点演算
命令（ＦＰＵ命令）が混在している。命令キャッシュか
らは図示された如く、ＣＰＵ命令とＦＰＵ命令とが混在
した状態で順次ＣＰＵに送られてくる。上述した命令無
効化回路は、命令キャッシュから送られてくる図２に示
している命令コード列の中から、ＦＰＵに無関係な命令
を無効ＮＯＰ命令に置き換える。置き換えられた命令コ
ード列を図３に示している。つまり、図１のＣＰＵ命令
レジスタ１０には図２に示されている命令コード列が入
力され、図１のＦＰＵ命令レジスタ１１には図３の命令
コード列が入力されることとなる。図２の命令コード列
の１番目、４番目のＦＰＵ命令はそのままＦＰＵ命令レ
ジスタに出力され、他のＣＰＵ命令は均一なＮＯＰ命令
に置き換えられＦＰＵ命令レジスタに出力される。
【００２４】図４には、入力された命令を処理する命令
無効化回路の具体的な構成例を示す。命令キャッシュか
ら送られてくる命令のそれぞれが図示されている命令コ
ードのフォーマットで記載されているとする。命令コー
ド内の２つの斜線部分のそれぞれが、条件Ａと条件Ｂと
を同時に満たしている場合に、その命令がＦＰＵ命令で
あると仮定する。命令無効化回路に命令コード４０１が
入力された場合、２つの斜線部分が条件Ａ及び条件Ｂを
満たしているか否かを比較器４０２、４０３で比較す
る。比較器出力をＡＮＤゲート４０４により論理和する
ことで、入力された命令コード４０１がＦＰＵ命令であ
るか否かを判定する。条件Ａ及び条件Ｂとが共に成立し
た時はセレクタ４０５で命令無効化回路に入力された命
令コード４０１が選択され、命令無効化回路の出力とし
てＦＰＵ命令レジスタに出力される。条件Ａ及び条件Ｂ
が成立しない時は、入力された命令がＦＰＵには関係の
無い命令と判断され、命令無効化回路はＦＰＵ命令レジ
スタに対してＮＯＰ命令を出力する。一方、命令フォー
マットによっては、命令コードの１ビットの参照で、Ｆ
ＰＵ命令かどうか判定できる場合がある。この場合は図
４の比較器が不要であり、ＦＰＵ命令であるか否かを示
す１ビットをセレクタの制御信号とすることで、命令無
効化回路が構成できる。命令を処理する無効化回路の構
成については、マイクロプロセッサの命令コードの中
の、ＦＰＵを制御する命令の形態によって拘束されるこ
ととなるが、本発明の趣旨を逸脱しない範囲で様々な変
更例が考えられる。
無効化回路の具体的な構成例を示す。命令キャッシュか
ら送られてくる命令のそれぞれが図示されている命令コ
ードのフォーマットで記載されているとする。命令コー
ド内の２つの斜線部分のそれぞれが、条件Ａと条件Ｂと
を同時に満たしている場合に、その命令がＦＰＵ命令で
あると仮定する。命令無効化回路に命令コード４０１が
入力された場合、２つの斜線部分が条件Ａ及び条件Ｂを
満たしているか否かを比較器４０２、４０３で比較す
る。比較器出力をＡＮＤゲート４０４により論理和する
ことで、入力された命令コード４０１がＦＰＵ命令であ
るか否かを判定する。条件Ａ及び条件Ｂとが共に成立し
た時はセレクタ４０５で命令無効化回路に入力された命
令コード４０１が選択され、命令無効化回路の出力とし
てＦＰＵ命令レジスタに出力される。条件Ａ及び条件Ｂ
が成立しない時は、入力された命令がＦＰＵには関係の
無い命令と判断され、命令無効化回路はＦＰＵ命令レジ
スタに対してＮＯＰ命令を出力する。一方、命令フォー
マットによっては、命令コードの１ビットの参照で、Ｆ
ＰＵ命令かどうか判定できる場合がある。この場合は図
４の比較器が不要であり、ＦＰＵ命令であるか否かを示
す１ビットをセレクタの制御信号とすることで、命令無
効化回路が構成できる。命令を処理する無効化回路の構
成については、マイクロプロセッサの命令コードの中
の、ＦＰＵを制御する命令の形態によって拘束されるこ
ととなるが、本発明の趣旨を逸脱しない範囲で様々な変
更例が考えられる。
【００２５】ところで、本実施形態では、命令無効化回
路が命令キャッシュと命令レジスタとの間に形成されて
いるが、特に制限される訳ではない。例えば、命令無効
化回路を浮動小数点デコーダの中に形成することも可能
である。この場合、図１の無効化回路９は浮動小数点デ
コーダ１９の中に形成されることとなる。この場合も無
効化回路は、デコードに先立って、命令コード４０１の
所定ビットをもとに、デコードに入力された命令がＦＰ
Ｕ命令か否かを判断し、入力された命令がＦＰＵ命令で
あれば入力された命令をデコードしてＦＰＵでの演算を
行う。一方、所定ビットにより、入力された命令がＦＰ
Ｕ命令では無いと判断した場合は、命令デコード手段に
対してＮＯＰ命令を出力する。
路が命令キャッシュと命令レジスタとの間に形成されて
いるが、特に制限される訳ではない。例えば、命令無効
化回路を浮動小数点デコーダの中に形成することも可能
である。この場合、図１の無効化回路９は浮動小数点デ
コーダ１９の中に形成されることとなる。この場合も無
効化回路は、デコードに先立って、命令コード４０１の
所定ビットをもとに、デコードに入力された命令がＦＰ
Ｕ命令か否かを判断し、入力された命令がＦＰＵ命令で
あれば入力された命令をデコードしてＦＰＵでの演算を
行う。一方、所定ビットにより、入力された命令がＦＰ
Ｕ命令では無いと判断した場合は、命令デコード手段に
対してＮＯＰ命令を出力する。
【００２６】図５にタイミングチャートを用いて、図１
の命令無効化回路による浮動小数点演算ユニットの電力
削減機構を示す。命令キャッシュからフェッチされる命
令列は図２と同一とする。まず、浮動小数点命令での動
作を説明する。浮動小数点無効化回路の入力をＩＡ、出
力をＩＢとする。無効化回路によって、ＣＰＵ命令はＮ
ＯＰ命令に置き換えられ、ＦＰＵ命令はそのまま出力さ
れるので、ＩＢは図３と同じ命令列となる。ＦＰＵ命令
レジスタ１１はＩＢを入力とし、命令コードＩＣを出力
する。ＩＣがＦＰＵ１命令のとき（ｔｉｍｅ＝３：図５
の３）、浮動小数点デコーダ１９は、浮動小数点レジス
タ、浮動小数点データパス回路でＦＰＵ１演算を行うよ
うｔｉｍｅ＝３で制御信号ＣＡとしてＦＰＵ１命令用制
御信号ｆｐｕ＿ｃｏｎｔ１を出力する。制御信号ＣＡが
ｆｐｕ＿ｃｏｎｔ１のとき、ｔｉｍｅ＝３で浮動小数点
レジスタ２１から入力データｉｎｐｕｔ１が読み出さ
れ、ラッチ２２に出力される。また、浮動小数点データ
パス制御信号ＣＢは、制御信号ラッチ２０でラッチされ
た後、ＦＰＵ１命令用制御信号ｆｐｕ＿ｃｏｎｔ１が出
力される。浮動小数点のデータパスの入力ラッチ２２の
イネーブル信号ＥＡ＝１と出力ラッチ２４のイネーブル
信号ＥＢ＝１となることから、ｔｉｍｅ＝４で入力Ｉｎ
Ｂがｉｎｐｕｔ１で、浮動小数点データパス回路でＦＰ
Ｕ１演算が行なわれ、出力ラッチ２４で結果ｏｕｔｐｕ
ｔ１をラッチし、ｔｉｍｅ＝５でＯＢとして出力する。
の命令無効化回路による浮動小数点演算ユニットの電力
削減機構を示す。命令キャッシュからフェッチされる命
令列は図２と同一とする。まず、浮動小数点命令での動
作を説明する。浮動小数点無効化回路の入力をＩＡ、出
力をＩＢとする。無効化回路によって、ＣＰＵ命令はＮ
ＯＰ命令に置き換えられ、ＦＰＵ命令はそのまま出力さ
れるので、ＩＢは図３と同じ命令列となる。ＦＰＵ命令
レジスタ１１はＩＢを入力とし、命令コードＩＣを出力
する。ＩＣがＦＰＵ１命令のとき（ｔｉｍｅ＝３：図５
の３）、浮動小数点デコーダ１９は、浮動小数点レジス
タ、浮動小数点データパス回路でＦＰＵ１演算を行うよ
うｔｉｍｅ＝３で制御信号ＣＡとしてＦＰＵ１命令用制
御信号ｆｐｕ＿ｃｏｎｔ１を出力する。制御信号ＣＡが
ｆｐｕ＿ｃｏｎｔ１のとき、ｔｉｍｅ＝３で浮動小数点
レジスタ２１から入力データｉｎｐｕｔ１が読み出さ
れ、ラッチ２２に出力される。また、浮動小数点データ
パス制御信号ＣＢは、制御信号ラッチ２０でラッチされ
た後、ＦＰＵ１命令用制御信号ｆｐｕ＿ｃｏｎｔ１が出
力される。浮動小数点のデータパスの入力ラッチ２２の
イネーブル信号ＥＡ＝１と出力ラッチ２４のイネーブル
信号ＥＢ＝１となることから、ｔｉｍｅ＝４で入力Ｉｎ
Ｂがｉｎｐｕｔ１で、浮動小数点データパス回路でＦＰ
Ｕ１演算が行なわれ、出力ラッチ２４で結果ｏｕｔｐｕ
ｔ１をラッチし、ｔｉｍｅ＝５でＯＢとして出力する。
【００２７】次に、ＦＰＵにおけるＣＰＵ命令での動作
を説明する。浮動小数点無効化回路の入力をＩＡ、出力
をＩＢとすると、図３と同様にＩＢではＣＰＵ命令がＮ
ＯＰ命令に置き換わる。浮動小数点命令レジスタ１１は
ＩＢを入力とし、命令コードＩＣを出力する。ＩＣがＮ
ＯＰ命令のとき（ｔｉｍｅ＝５）、浮動小数点デコーダ
１９は制御信号ＣＡとして、演算を行なわない制御信号
ｃｏｎｔ＿ＮＯＰをｔｉｍｅ＝５で出力する。制御信号
ＣＡにより浮動小数点レジスタファイル２１からＩｎＡ
が読み出され、ラッチ２２の入力となる。制御信号ＣＡ
がｃｏｎｔ＿ＮＯＰのとき、ＮＯＰ命令の命令コードか
らレジスタ値が読み出され、入力値はｉｎｐｕｔ＿ＮＯ
Ｐとなる。浮動小数点データパスの入力ラッチ２２のク
ロック信号はＣＰＧからのＣＬＫ２とイネーブル信号Ｅ
ＡとのＡＮＤとなり、演算に無関係なラッチは更新され
ない。ＮＯＰ命令の場合は制御信号ＣＡがｃｏｎｔ＿Ｎ
ＯＰでＥＡ ＝０となり、ラッチ２２出力すなわちＩｎ
Ｂは更新されない。
を説明する。浮動小数点無効化回路の入力をＩＡ、出力
をＩＢとすると、図３と同様にＩＢではＣＰＵ命令がＮ
ＯＰ命令に置き換わる。浮動小数点命令レジスタ１１は
ＩＢを入力とし、命令コードＩＣを出力する。ＩＣがＮ
ＯＰ命令のとき（ｔｉｍｅ＝５）、浮動小数点デコーダ
１９は制御信号ＣＡとして、演算を行なわない制御信号
ｃｏｎｔ＿ＮＯＰをｔｉｍｅ＝５で出力する。制御信号
ＣＡにより浮動小数点レジスタファイル２１からＩｎＡ
が読み出され、ラッチ２２の入力となる。制御信号ＣＡ
がｃｏｎｔ＿ＮＯＰのとき、ＮＯＰ命令の命令コードか
らレジスタ値が読み出され、入力値はｉｎｐｕｔ＿ＮＯ
Ｐとなる。浮動小数点データパスの入力ラッチ２２のク
ロック信号はＣＰＧからのＣＬＫ２とイネーブル信号Ｅ
ＡとのＡＮＤとなり、演算に無関係なラッチは更新され
ない。ＮＯＰ命令の場合は制御信号ＣＡがｃｏｎｔ＿Ｎ
ＯＰでＥＡ ＝０となり、ラッチ２２出力すなわちＩｎ
Ｂは更新されない。
【００２８】つまり、ＮＯＰ命令の場合（ｔｉｍｅ＝６
〜９）、ラッチ２２の出力ＩｎＢは、ＦＰＵ１命令と同
じくｉｎｐｕｔ１である。ラッチ２０は常に更新される
ため、浮動小数点データパス制御信号ＣＢは、ＮＯＰ命
令の場合ｃｏｎｔ＿ＮＯＰを出力する。浮動小数点デー
タパス回路２３は入力はＩｎＢ、制御信号はＣＢなの
で、入力はｉｎｐｕｔ１であり、ｔｉｍｅ＝４のＦＰＵ
1命令と共通であるが、制御信号がｆｐｕ＿ｃｏｎｔ１
からｃｏｎｔ＿ＮＯＰと異なるため、出力ＯＡはｔｉｍ
ｅ＝６〜９でｏｕｔｐｕｔ１＊となる。浮動小数点デー
タパスの出力ラッチ２４のクロック信号はＣＬＫ１とイ
ネーブル信号ＥＢとのＡＮＤなので、浮動小数点データ
パス入力ラッチ２２と同様に、演算に無関係なラッチは
更新されない。ＮＯＰ命令中は、ｔｉｍｅ＝６〜９でＥ
Ｂ＝０で更新されずラッチ２４の出力ＯＢはｏｕｔｐｕ
ｔ１で不変である。
〜９）、ラッチ２２の出力ＩｎＢは、ＦＰＵ１命令と同
じくｉｎｐｕｔ１である。ラッチ２０は常に更新される
ため、浮動小数点データパス制御信号ＣＢは、ＮＯＰ命
令の場合ｃｏｎｔ＿ＮＯＰを出力する。浮動小数点デー
タパス回路２３は入力はＩｎＢ、制御信号はＣＢなの
で、入力はｉｎｐｕｔ１であり、ｔｉｍｅ＝４のＦＰＵ
1命令と共通であるが、制御信号がｆｐｕ＿ｃｏｎｔ１
からｃｏｎｔ＿ＮＯＰと異なるため、出力ＯＡはｔｉｍ
ｅ＝６〜９でｏｕｔｐｕｔ１＊となる。浮動小数点デー
タパスの出力ラッチ２４のクロック信号はＣＬＫ１とイ
ネーブル信号ＥＢとのＡＮＤなので、浮動小数点データ
パス入力ラッチ２２と同様に、演算に無関係なラッチは
更新されない。ＮＯＰ命令中は、ｔｉｍｅ＝６〜９でＥ
Ｂ＝０で更新されずラッチ２４の出力ＯＢはｏｕｔｐｕ
ｔ１で不変である。
【００２９】以上のようにＣＰＵ命令が連続すると、無
効化回路で連続するＮＯＰ命令に置き換えられ、浮動小
数点データパス入力ＩｎＢとデータパス制御信号ＣＢが
一定となり、データパス回路のスイッチングが行なわれ
ない。また、浮動小数点デコーダ入力ＩＣが一定とな
り、浮動小数点デコーダと浮動小数点レジスタのスイッ
チングが行なわれない。このため、データパス回路、浮
動小数点デコーダと浮動小数点レジスタの消費電力を削
減することができる。ＦＰＵ命令とＣＰＵ命令が交互に
並ぶ場合でも、浮動小数点データパス入出力ラッチ２
２、２４のスイッチング回数が減少し、消費電力が削減
される。
効化回路で連続するＮＯＰ命令に置き換えられ、浮動小
数点データパス入力ＩｎＢとデータパス制御信号ＣＢが
一定となり、データパス回路のスイッチングが行なわれ
ない。また、浮動小数点デコーダ入力ＩＣが一定とな
り、浮動小数点デコーダと浮動小数点レジスタのスイッ
チングが行なわれない。このため、データパス回路、浮
動小数点デコーダと浮動小数点レジスタの消費電力を削
減することができる。ＦＰＵ命令とＣＰＵ命令が交互に
並ぶ場合でも、浮動小数点データパス入出力ラッチ２
２、２４のスイッチング回数が減少し、消費電力が削減
される。
【００３０】本発明の命令無効化回路は、命令レジスタ
の前段に置けばよく、ＦＰＵの内部を変更することがな
い。
の前段に置けばよく、ＦＰＵの内部を変更することがな
い。
【００３１】図６には、本発明の別の実施形態を示して
いる。ここでの実施形態では、命令無効化回路を図１の
デコード方式に換えて、無効制御レジスタによる構成と
している。具体的には、浮動小数点演算ユニット（ＦＰ
Ｕ：Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｕｎｉｔ）を持つマ
イクロプロセッサについて、無効制御レジスタを用いた
命令無効化回路による浮動小数点演算ユニットの電力削
減機構の構成をとっている。図６に示す実施例の特徴と
するところは、図１に示す構成に対して、モジュール単
位で有効/無効を決定する無効制御レジスタを備え、無
効化回路を制御することにある。無効制御レジスタ５１
に無効（１）と設定されたモジュールの命令コード無効
化回路９をアクティブにする。無効制御レジスタをソフ
トウェアで書き換えられるようにすれば、ソフトウェア
でモジュール単位で命令コード無効化を設定できる。図
１の実施形態と図６の実施形態との相違点は、図１の実
施形態がＦＰＵモジュールに無関係な命令を検出し、モ
ジュールに無関係な命令をＮＯＰ命令に置き換え、命令
レジスタの入力とするのに対し、図６の実施形態では、
無効制御レジスタに無効と設定されたモジュールは命令
コードを無条件にＮＯＰ命令に置き換え、命令レジスタ
の入力とすることである。
いる。ここでの実施形態では、命令無効化回路を図１の
デコード方式に換えて、無効制御レジスタによる構成と
している。具体的には、浮動小数点演算ユニット（ＦＰ
Ｕ：Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｕｎｉｔ）を持つマ
イクロプロセッサについて、無効制御レジスタを用いた
命令無効化回路による浮動小数点演算ユニットの電力削
減機構の構成をとっている。図６に示す実施例の特徴と
するところは、図１に示す構成に対して、モジュール単
位で有効/無効を決定する無効制御レジスタを備え、無
効化回路を制御することにある。無効制御レジスタ５１
に無効（１）と設定されたモジュールの命令コード無効
化回路９をアクティブにする。無効制御レジスタをソフ
トウェアで書き換えられるようにすれば、ソフトウェア
でモジュール単位で命令コード無効化を設定できる。図
１の実施形態と図６の実施形態との相違点は、図１の実
施形態がＦＰＵモジュールに無関係な命令を検出し、モ
ジュールに無関係な命令をＮＯＰ命令に置き換え、命令
レジスタの入力とするのに対し、図６の実施形態では、
無効制御レジスタに無効と設定されたモジュールは命令
コードを無条件にＮＯＰ命令に置き換え、命令レジスタ
の入力とすることである。
【００３２】図７には、図６の実施形態の命令無効化回
路の構成例を示す。命令キャッシュより命令コード７０
２を入力、無効制御レジスタ７０１出力をセレクタ制御
信号とし、無効制御レジスタでモジュールが無効（１）
と設定された場合、セレクタ７０３でＮＯＰ命令が選択
され、モジュールが有効（０）と設定された場合、命令
コードが選択され、命令無効化回路出力７０４となる。
他の回路構成は図１と同様であり、タイミングチャート
は図５と同様である。図６の実施形態は、図１の実施形
態に対し、命令無効化回路は簡易となるが、無効命令レ
ジスタを変更するためのオーバーヘッドが増加する。も
ちろん、図６の実施形態と図１の実施形態とを組み合わ
せた構成とすることも可能である。具体的には、無効制
御レジスタでモジュールを無効と設定した場合は、図６
の実施形態の如く、無条件にＮＯＰ命令を対象のモジュ
ールに出力する。一方、無効制御レジスタでモジュール
を有効と設定した場合も、図１の実施形態の如く、対象
となるモジュールに関係のない命令に関してはＮＯＰ命
令を対象となるモジュールに出力する。この構成であれ
ば回路構成は複雑となるが、きめの細かい低消費電力制
御が可能となる。
路の構成例を示す。命令キャッシュより命令コード７０
２を入力、無効制御レジスタ７０１出力をセレクタ制御
信号とし、無効制御レジスタでモジュールが無効（１）
と設定された場合、セレクタ７０３でＮＯＰ命令が選択
され、モジュールが有効（０）と設定された場合、命令
コードが選択され、命令無効化回路出力７０４となる。
他の回路構成は図１と同様であり、タイミングチャート
は図５と同様である。図６の実施形態は、図１の実施形
態に対し、命令無効化回路は簡易となるが、無効命令レ
ジスタを変更するためのオーバーヘッドが増加する。も
ちろん、図６の実施形態と図１の実施形態とを組み合わ
せた構成とすることも可能である。具体的には、無効制
御レジスタでモジュールを無効と設定した場合は、図６
の実施形態の如く、無条件にＮＯＰ命令を対象のモジュ
ールに出力する。一方、無効制御レジスタでモジュール
を有効と設定した場合も、図１の実施形態の如く、対象
となるモジュールに関係のない命令に関してはＮＯＰ命
令を対象となるモジュールに出力する。この構成であれ
ば回路構成は複雑となるが、きめの細かい低消費電力制
御が可能となる。
【００３３】図８には、本発明の第三の実施形態とし
て、コプロセッサ７１を持つマイクロプロセッサを示し
ている。図８に示す実施例の特徴とするところは、図１
に対して、ＣＰＵモジュール内にコプロセッサ用デコー
ダ１９を備えていることである。無効化回路は、コプロ
セッサ７１と無関係な命令をＮＯＰ命令に置き換え、コ
プロセッサ用のデコーダに出力する。コプロセッサに関
係の無い命令、つまりＮＯＰ命令が連続することで、デ
コーダの消費電力は削減される。更に、コプロセッサ回
路６２の制御信号を一定とし、コプロセッサのラッチ６
１を更新しないことで、ラッチ６１のスイッチング回数
が減少し、電力を削減することも可能である。コプロセ
ッサ用無効化回路は図４と同様に構成できる。本実施形
態は、コプロセッサモジュールの中に命令のデコーダを
設けていないため、ＩＰとしてコプロセッサを導入する
際、第１の実施形態に比べて、ＩＰの選択の幅が広が
る。
て、コプロセッサ７１を持つマイクロプロセッサを示し
ている。図８に示す実施例の特徴とするところは、図１
に対して、ＣＰＵモジュール内にコプロセッサ用デコー
ダ１９を備えていることである。無効化回路は、コプロ
セッサ７１と無関係な命令をＮＯＰ命令に置き換え、コ
プロセッサ用のデコーダに出力する。コプロセッサに関
係の無い命令、つまりＮＯＰ命令が連続することで、デ
コーダの消費電力は削減される。更に、コプロセッサ回
路６２の制御信号を一定とし、コプロセッサのラッチ６
１を更新しないことで、ラッチ６１のスイッチング回数
が減少し、電力を削減することも可能である。コプロセ
ッサ用無効化回路は図４と同様に構成できる。本実施形
態は、コプロセッサモジュールの中に命令のデコーダを
設けていないため、ＩＰとしてコプロセッサを導入する
際、第１の実施形態に比べて、ＩＰの選択の幅が広が
る。
【００３４】図９には本発明の第四の実施例を示す。図
９に示す実施例の特徴とするところは、コプロセッサ７
１を持つ図８のマイクロプロセッサに対して、モジュー
ル単位で有効/無効を決定する無効制御レジスタを備
え、無効化回路を制御することである。無効化回路は図
７と同様に構成できる。図８に対して命令無効化回路は
簡易となるが、無効命令レジスタを変更するためのオー
バーヘッドが増加する。
９に示す実施例の特徴とするところは、コプロセッサ７
１を持つ図８のマイクロプロセッサに対して、モジュー
ル単位で有効/無効を決定する無効制御レジスタを備
え、無効化回路を制御することである。無効化回路は図
７と同様に構成できる。図８に対して命令無効化回路は
簡易となるが、無効命令レジスタを変更するためのオー
バーヘッドが増加する。
【００３５】図１０には別の実施形態を示している。上
述した何れの実施形態においても、無効化回路は、ＮＯ
Ｐ命令を出力するとしているが、命令としてのＮＯＰ命
令でなくても可能である。具体的には、レジスタ１１に
供給されるクロックを停止させることで達成することも
可能である。ＮＯＰ命令を出力する代わりに、レジスタ
１１のクロック供給を停止したとしても、デコーダに供
給される命令は変化しなくなる。つまり、無効化回路に
入力された命令がＦＰＵに無関係な命令であった場合、
制御回路に対して制御信号を出力する。制御回路は、前
記制御信号が入力されることで、レジスタ１１に供給さ
れるクロックを停止する。それにより、デコーダに供給
される命令は固定され、デコーダ内でのスイッチング回
数は減少し、デコーダでの消費電力は削減される。その
際、ＮＯＰ命令がデコーダに入力された場合にはクロッ
クの供給が停止されるレジスタ２０，２２，２４に対し
て、ＮＯＰ命令がデコーダに供給されたのと同じ状態に
するため、レジスタ２０，２２，２４に供給するクロッ
クを停止させることも可能である。これにより、レジス
タ２０，２２，２４での消費電力の低減が可能となる。
制御回路は、ＣＰＧ１８とレジスタ及び各ラッチとの間
に設けられている。制御回路は、ＦＰＵモジュール側に
設けているが、勿論ＣＰＵ側に設けることも可能であ
る。
述した何れの実施形態においても、無効化回路は、ＮＯ
Ｐ命令を出力するとしているが、命令としてのＮＯＰ命
令でなくても可能である。具体的には、レジスタ１１に
供給されるクロックを停止させることで達成することも
可能である。ＮＯＰ命令を出力する代わりに、レジスタ
１１のクロック供給を停止したとしても、デコーダに供
給される命令は変化しなくなる。つまり、無効化回路に
入力された命令がＦＰＵに無関係な命令であった場合、
制御回路に対して制御信号を出力する。制御回路は、前
記制御信号が入力されることで、レジスタ１１に供給さ
れるクロックを停止する。それにより、デコーダに供給
される命令は固定され、デコーダ内でのスイッチング回
数は減少し、デコーダでの消費電力は削減される。その
際、ＮＯＰ命令がデコーダに入力された場合にはクロッ
クの供給が停止されるレジスタ２０，２２，２４に対し
て、ＮＯＰ命令がデコーダに供給されたのと同じ状態に
するため、レジスタ２０，２２，２４に供給するクロッ
クを停止させることも可能である。これにより、レジス
タ２０，２２，２４での消費電力の低減が可能となる。
制御回路は、ＣＰＧ１８とレジスタ及び各ラッチとの間
に設けられている。制御回路は、ＦＰＵモジュール側に
設けているが、勿論ＣＰＵ側に設けることも可能であ
る。
【００３６】更に、図示はしていないが、更なる実施形
態も可能である。例えば、ＦＰＵとは無関係な命令がＦ
ＰＵに入力された場合、デコーダに供給する命令を遮断
することも可能である。具体的には、デコーダの前段に
遮断回路を設け、ＦＰＵとは無関係な命令が無効化回路
に入力された場合、遮断回路によりデコーダとレジスタ
或いはレジスタと無効化回路とを開放する方法も考えら
れる。この方法だと、より確実にデコーダの動作を停止
させることが可能となる。更に、前記遮断回路を命令レ
ジスタの手前に設けることで、命令レジスタでの消費電
力も削減できる。また、本実施形態では、命令の一つと
してのＮＯＰ命令に特筆しているが、命令としてのＮＯ
Ｐに特定される訳ではない。例えば、ＦＰＵ命令とは無
関係な命令が無効化回路に入力された場合、選択手段に
より、全てが“１”のコードをデコーダに供給すること
も可能である。この場合も、デコーダでのスイッチング
回数は削減され、デコーダでの消費電力低減が可能とな
る。勿論、“１”以外に“０”も可能であるし、その他
の特定のコードでも可能である。また、ＦＰＵの命令コ
ードを参照して、ＦＰＵ以外の命令が入力された場合に
デコードを固定する際、スイッチング回数が最も削減さ
れるコードをシミュレーション等で計算し、そのコード
を無効化回路によってデコーダに供給することも可能で
ある。この方だと、デコーダでの電力削減効果がより大
きくなる。
態も可能である。例えば、ＦＰＵとは無関係な命令がＦ
ＰＵに入力された場合、デコーダに供給する命令を遮断
することも可能である。具体的には、デコーダの前段に
遮断回路を設け、ＦＰＵとは無関係な命令が無効化回路
に入力された場合、遮断回路によりデコーダとレジスタ
或いはレジスタと無効化回路とを開放する方法も考えら
れる。この方法だと、より確実にデコーダの動作を停止
させることが可能となる。更に、前記遮断回路を命令レ
ジスタの手前に設けることで、命令レジスタでの消費電
力も削減できる。また、本実施形態では、命令の一つと
してのＮＯＰ命令に特筆しているが、命令としてのＮＯ
Ｐに特定される訳ではない。例えば、ＦＰＵ命令とは無
関係な命令が無効化回路に入力された場合、選択手段に
より、全てが“１”のコードをデコーダに供給すること
も可能である。この場合も、デコーダでのスイッチング
回数は削減され、デコーダでの消費電力低減が可能とな
る。勿論、“１”以外に“０”も可能であるし、その他
の特定のコードでも可能である。また、ＦＰＵの命令コ
ードを参照して、ＦＰＵ以外の命令が入力された場合に
デコードを固定する際、スイッチング回数が最も削減さ
れるコードをシミュレーション等で計算し、そのコード
を無効化回路によってデコーダに供給することも可能で
ある。この方だと、デコーダでの電力削減効果がより大
きくなる。
【００３７】上述した実施形態においては、命令無効化
回路をコプロセッサのデコーダ前、具体的にはＦＰＵモ
ジュール側に設けているが、無効化回路をＣＰＵ側のデ
コーダの前段に設けることも可能である。これにより、
ＣＰＵに無関係の命令つまりコプロセッサ命令によりコ
プロセッサが処理している間、ＣＰＵ命令レジスタに対
してＮＯＰ命令を供給することが可能となり、ＣＰＵの
整数デコーダでのスイッチング回数を削減でき、ＣＰＵ
の消費電力削減を実現することも可能となる。併せて、
ＣＰＵ側のデータパスのラッチを固定することで一層の
電力削減効果が期待できる。また、上述の方法とコプロ
セッサのデコーダのデコードを停止させる方法とを組み
合わせることで更なる電力削減が可能となる。また、複
数のＣＰＵと複数のコプロセッサとの組合せにより構成
されたマイクロプロセッサにおいて、複数存在する命令
デコーダに、本発明の無効化回路を設けることで、それ
ぞれの処理装置の電力削減が可能となり、全体としての
電力削減が達成できる。また、単一のＣＰＵについても
本発明を応用することは可能である。
回路をコプロセッサのデコーダ前、具体的にはＦＰＵモ
ジュール側に設けているが、無効化回路をＣＰＵ側のデ
コーダの前段に設けることも可能である。これにより、
ＣＰＵに無関係の命令つまりコプロセッサ命令によりコ
プロセッサが処理している間、ＣＰＵ命令レジスタに対
してＮＯＰ命令を供給することが可能となり、ＣＰＵの
整数デコーダでのスイッチング回数を削減でき、ＣＰＵ
の消費電力削減を実現することも可能となる。併せて、
ＣＰＵ側のデータパスのラッチを固定することで一層の
電力削減効果が期待できる。また、上述の方法とコプロ
セッサのデコーダのデコードを停止させる方法とを組み
合わせることで更なる電力削減が可能となる。また、複
数のＣＰＵと複数のコプロセッサとの組合せにより構成
されたマイクロプロセッサにおいて、複数存在する命令
デコーダに、本発明の無効化回路を設けることで、それ
ぞれの処理装置の電力削減が可能となり、全体としての
電力削減が達成できる。また、単一のＣＰＵについても
本発明を応用することは可能である。
【００３８】また、本実施形態では、ＮＯＰ命令等が連
続することで、デコーダでのスイッチングを停止させる
ことを記載しているが、処理装置に無関係な命令が入力
される場合に比べてスイッチングの回数が減少する場合
も含むものである。演算器に関係の無い命令が連続して
無効化回路に入力された場合、一つ目の命令をＮＯＰ１
命令へ、２つ目の命令をＮＯＰ２命令へ、３つ目の命令
をＮＯＰ３へと変換し、４つ目の命令を再びＮＯＰ１命
令へと変換させる等の方法により、デコーダの少しのト
ランジスタを動作させたとしても、それらの命令によ
り、無関係な命令がデコーダに入力され場合に比べて電
力削減の効果が期待できる。つまり、前述した命令も、
実質的に本明細書で記すＮＯＰ命令であると考えられ
る。勿論、前述したＮＯＰ命令に準ずる“１”、“０”
或いは、コプロセッサの命令を基に決定された命令など
の固定された命令についても同じである。
続することで、デコーダでのスイッチングを停止させる
ことを記載しているが、処理装置に無関係な命令が入力
される場合に比べてスイッチングの回数が減少する場合
も含むものである。演算器に関係の無い命令が連続して
無効化回路に入力された場合、一つ目の命令をＮＯＰ１
命令へ、２つ目の命令をＮＯＰ２命令へ、３つ目の命令
をＮＯＰ３へと変換し、４つ目の命令を再びＮＯＰ１命
令へと変換させる等の方法により、デコーダの少しのト
ランジスタを動作させたとしても、それらの命令によ
り、無関係な命令がデコーダに入力され場合に比べて電
力削減の効果が期待できる。つまり、前述した命令も、
実質的に本明細書で記すＮＯＰ命令であると考えられ
る。勿論、前述したＮＯＰ命令に準ずる“１”、“０”
或いは、コプロセッサの命令を基に決定された命令など
の固定された命令についても同じである。
【００３９】以上、本発明の具体的な実施形態を述べて
きたが、それらに制限される訳ではない。デコーダでの
電力削減との本発明の思想を逸脱しない範囲で様々な実
施形態が考えられる。
きたが、それらに制限される訳ではない。デコーダでの
電力削減との本発明の思想を逸脱しない範囲で様々な実
施形態が考えられる。
【００４０】更に、上記に示したマイクロプロセッサ
を、携帯電話やＰＤＡ、モバイルコンピュータなどの、
電池で駆動される場面のある携帯電子機器に搭載するこ
とで、携帯電子機器の消費電力が低減され、電池の使用
可能時間が延び、携帯電子機器の利便性が向上する。
を、携帯電話やＰＤＡ、モバイルコンピュータなどの、
電池で駆動される場面のある携帯電子機器に搭載するこ
とで、携帯電子機器の消費電力が低減され、電池の使用
可能時間が延び、携帯電子機器の利便性が向上する。
【００４１】
【発明の効果】以上説明したように、ＦＰＵを持つマイ
クロプロセッサにおいて、本発明の無効化回路によっ
て、ＦＰＵと無関係な命令列を均一なＮＯＰ命令等に置
き換えてＦＰＵに供給する。これにより、ＦＰＵと無関
係な命令の場合、ＮＯＰ命令がＦＰＵの命令デコーダに
供給され、浮動小数点デコーダを構成しているトランジ
スタのスイッチング回数を削減し、消費電力の低減化が
実現できる。同様に、コプロセッサを持つプロセッサに
おいて、本発明の無効化回路によりコプロセッサの消費
電力を低減できる。ＣＰＵにおいても、ＣＰＵ命令デコ
ーダの前段に命令無効化回路を備えることにより、ＣＰ
Ｕと無関係な命令、例えば浮動小数点演算命令をＮＯＰ
命令に置き換えることができ、同様の理由で、ＣＰＵの
命令デコーダで消費電力を削減できる。これらの命令無
効化回路は、ＦＰＵあるいはコプロセッサの内部を変更
する必要のない付加回路で構成することも可能である。
新規設計の検証工数を削減するだけでなく、既存回路に
も適用が可能である。
クロプロセッサにおいて、本発明の無効化回路によっ
て、ＦＰＵと無関係な命令列を均一なＮＯＰ命令等に置
き換えてＦＰＵに供給する。これにより、ＦＰＵと無関
係な命令の場合、ＮＯＰ命令がＦＰＵの命令デコーダに
供給され、浮動小数点デコーダを構成しているトランジ
スタのスイッチング回数を削減し、消費電力の低減化が
実現できる。同様に、コプロセッサを持つプロセッサに
おいて、本発明の無効化回路によりコプロセッサの消費
電力を低減できる。ＣＰＵにおいても、ＣＰＵ命令デコ
ーダの前段に命令無効化回路を備えることにより、ＣＰ
Ｕと無関係な命令、例えば浮動小数点演算命令をＮＯＰ
命令に置き換えることができ、同様の理由で、ＣＰＵの
命令デコーダで消費電力を削減できる。これらの命令無
効化回路は、ＦＰＵあるいはコプロセッサの内部を変更
する必要のない付加回路で構成することも可能である。
新規設計の検証工数を削減するだけでなく、既存回路に
も適用が可能である。
【００４２】更に、上記マイクロプロセッサを携帯情報
機器等のマイクロプロセッサシステムに組み込むこと
で、携帯電子機器等の低消費電力化が可能である。
機器等のマイクロプロセッサシステムに組み込むこと
で、携帯電子機器等の低消費電力化が可能である。
【図１】本発明の第一の実施例を示す低電力マイクロプ
ロセッサの構成図である。
ロセッサの構成図である。
【図２】本発明の無効化回路の入力となる命令列を示す
図である。
図である。
【図３】本発明の無効化回路の出力となる命令列を示す
図である。
図である。
【図４】本発明の無効化回路の構成図である。
【図５】図１に示す構成のタイミングチャート図であ
る。
る。
【図６】本発明の第二の実施例に係わる無効制御レジス
タを用いた無効化回路を有する低電力マイクロプロセッ
サの構成図である。
タを用いた無効化回路を有する低電力マイクロプロセッ
サの構成図である。
【図７】本発明の無効制御レジスタを用いた無効化回路
の構成図である。
の構成図である。
【図８】本発明の第三の実施例に係わる無効化回路を有
する低電力マイクロプロセッサの構成図である。
する低電力マイクロプロセッサの構成図である。
【図９】本発明の第四の実施例に係わる無効制御レジス
タを用いた無効化回路を有する低電力マイクロプロセッ
サの構成図である。
タを用いた無効化回路を有する低電力マイクロプロセッ
サの構成図である。
【図１０】本発明の第５の実施例に係わる無効化回路を
有する低電力マイクロプロセッサの構成図である。
有する低電力マイクロプロセッサの構成図である。
１０１：マイクロプロセッサ １：ＣＰＵ、２：ＦＰＵ ３：メインメモリ、４：データバス、５：アドレスバ
ス、６：ＢＩＵ ７：データキャッシュ、８：命令キャッシュ ９：命令無効化回路 １０：ＣＰＵ用命令レジスタ、１１：ＦＰＵ用命令レジ
スタ １２：整数デコーダ、１３：整数デコーダ用ラッチ、１
４：整数レジスタファイル、１５：ＡＬＵ入力ラッチ、
１６：ＡＬＵ １７：ＡＬＵ出力ラッチ １８：ＣＰＧ １９：浮動小数点デコーダ ２０：浮動小数点デコーダ用ラッチ、２１：浮動小数点
レジスタファイル ２２：浮動小数点データパス入力ラッチ ２３：浮動小数点データパス回路 ２４：浮動小数点データパス出力ラッチ ５１, ７０１：無効制御レジスタ ６１：コプロセッサ用ラッチ ６２：コプロセッサ回路 ７１：コプロセッサ ４０１, ７０２：命令コード ４０２, ４０３：比較器 ４０４ ：ＡＮＤゲート ４０５, ７０３：２入力セレクタ ４０６, ７０４：無効化回路出力。
ス、６：ＢＩＵ ７：データキャッシュ、８：命令キャッシュ ９：命令無効化回路 １０：ＣＰＵ用命令レジスタ、１１：ＦＰＵ用命令レジ
スタ １２：整数デコーダ、１３：整数デコーダ用ラッチ、１
４：整数レジスタファイル、１５：ＡＬＵ入力ラッチ、
１６：ＡＬＵ １７：ＡＬＵ出力ラッチ １８：ＣＰＧ １９：浮動小数点デコーダ ２０：浮動小数点デコーダ用ラッチ、２１：浮動小数点
レジスタファイル ２２：浮動小数点データパス入力ラッチ ２３：浮動小数点データパス回路 ２４：浮動小数点データパス出力ラッチ ５１, ７０１：無効制御レジスタ ６１：コプロセッサ用ラッチ ６２：コプロセッサ回路 ７１：コプロセッサ ４０１, ７０２：命令コード ４０２, ４０３：比較器 ４０４ ：ＡＮＤゲート ４０５, ７０３：２入力セレクタ ４０６, ７０４：無効化回路出力。
フロントページの続き (72)発明者 中野 定樹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 津野田 賢伸 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西井 修 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B013 DD03 DD05 5B022 AA05 CA01 CA03 CA07 CA08 DA02 DA06 EA03 FA09 FA10 5B033 AA05 AA14 BA05 BB04 BC01 DD05
Claims (62)
- 【請求項１】命令処理回路と、 前記命令処理回路の出力をデコードする命令デコーダ
と、前記命令デコーダのデコード結果に従い演算を行う
演算器とを有し、前記命令処理回路は、入力された命令
が所定命令の場合、前記入力された命令を前記命令デコ
ーダに出力し、入力された命令が前記所定命令以外の命
令の場合、前記入力された命令とは異なる第１の命令を
前記命令デコーダに出力することを特徴とするマイクロ
プロセッサ。 - 【請求項２】前記命令処理回路は、命令判定回路と命令
選択回路とを有し、前記命令判定回路は、前記命令処理
回路に入力された命令が前記所定命令であるか否かを判
定し、前記命令選択回路は、前記判定の結果に基づき、
前記入力された命令か前記第１の命令かの何れかを選択
して前記命令デコーダに出力することを特徴とする請求
項１記載のマイクロプロセッサ。 - 【請求項３】前記所定命令は、前記演算器に演算を行わ
せるための命令であることを特徴とする請求項１または
２記載のマイクロプロセッサ。 - 【請求項４】前記第１の命令は、ＮＯＰ命令であること
を特徴とする請求項１乃至３記載のマイクロプロセッ
サ。 - 【請求項５】前記第１の命令は特定のコードの命令であ
ることを特徴とする請求項１乃至３記載のマイクロプロ
セッサ。 - 【請求項６】前記演算器は、特定演算回路の演算器であ
ることを特徴とする請求項１乃至５記載のマイクロプロ
セッサ。 - 【請求項７】前記特定演算回路はＦＰＵであることを特
徴とする請求項６記載のマイクロプロセッサ。 - 【請求項８】前記演算器は、第１のラッチに格納された
データの演算を行い、演算結果を第２のラッチに出力
し、前記命令デコーダに前記第１の命令が入力されたと
き、前記第１のラッチと前記第２のラッチとに対して供
給されるクロックが停止させることを特徴とする請求項
１乃至７記載のマイクロプロセッサ。 - 【請求項９】前記マイクロプロセッサは、更に、命令を
受ける第２のレジスタと、 前記第２のレジスタに接続された第２の命令デコーダ
と、前記第２の命令デコーダの出力によって制御される
第２の演算器とを有し、前記命令処理回路に供給される
命令と前記第２のレジスタとに入力される命令とは同じ
命令であることを特徴とする請求項１乃至８記載のマイ
クロプロセッサ。 - 【請求項１０】前記マイクロプロセッサは、同一の半導
体基板上に形成されていることを特徴とする請求項１乃
至９記載のマイクロプロセッサ。 - 【請求項１１】命令が入力される命令処理回路と、前記
命令処理回路の出力を受ける命令レジスタと、前記命令
レジスタの出力をデコードする命令デコーダと、前記命
令デコーダのデコード結果に従い演算を行う演算器とを
有し、前記命令処理回路は、入力された命令が所定命令
以外の場合、前記命令レジスタに供給するクロックを停
止させることを特徴とするマイクロプロセッサ。 - 【請求項１２】前記命令処理回路は、命令判定回路と、
クロックが供給されてクロックを前記命令レジスタに供
給する制御回路とを有し、前記命令判定回路は、前記命
令処理回路に入力された命令が前記所定命令であるか否
かを判定し、前記判定の結果を前記制御回路に出力し、
前記制御回路は、前記判定の結果に基づき、前記入力さ
れた命令が前記所定命令以外の命令の場合、前記命令レ
ジスタに供給するクロックを停止させることを特徴とす
る請求項１１記載のマイクロプロセッサ。 - 【請求項１３】前記命令処理回路は、命令判定手段と制
御手段とを有し、前記命令判定手段は、前記命令処理回
路に入力された命令が前記所定命令であるか否かを判定
し、前記判定の結果を前記制御手段に出力し、前記制御
手段は、前記判定の結果に基づき、前記入力された命令
が前記所定命令以外の命令の場合、前記命令レジスタに
供給するクロックを停止させることを特徴とする請求項
１１記載のマイクロプロセッサ。 - 【請求項１４】前記所定命令は、前記演算器に演算を行
わせるための命令であることを特徴とする請求項１１乃
至１３記載のマイクロプロセッサ。 - 【請求項１５】前記演算器は、特定演算回路の演算器で
あることを特徴とする請求項１１乃至１４記載のマイク
ロプロセッサ。 - 【請求項１６】前記演算器は、第１のラッチに格納され
たデータの演算を行い、演算結果を第２のラッチに出力
し、前記命令処理回路に入力された命令が、前記所定命
令以外の場合、前記第１のラッチと前記第２のラッチと
に対して供給されるクロックが停止させることを特徴と
する請求項１１乃至１５記載のマイクロプロセッサ。 - 【請求項１７】前記マイクロプロセッサは、更に、命令
を受ける第２のレジスタと、前記第２のレジスタに接続
された第２の命令デコーダと、前記第２の命令デコーダ
の出力によって制御される第２の演算器とを有し、前記
命令処理回路に供給される命令と前記第２のレジスタと
に入力される命令とは同じ命令であることを特徴とする
請求項１１乃至１６記載のマイクロプロセッサ。 - 【請求項１８】前記マイクロプロセッサは、同一の半導
体基板上に形成されていることを特徴とする請求項１１
乃至１７記載のマイクロプロセッサ。 - 【請求項１９】命令処理回路と、前記命令処理回路の出
力をデコードする命令デコーダと、前記命令デコーダの
デコード結果に従い演算を行う演算器とを有し、前記命
令処理回路は、入力された命令が所定命令以外の場合、
前記入力された命令を前記命令デコーダに供給しないこ
とを特徴とするマイクロプロセッサ。 - 【請求項２０】前記命令処理回路は、命令判定回路とス
イッチ回路とを有し、前記命令判定回路は、前記命令処
理回路に入力された命令が前記所定命令であるか否かを
判定して前記判定の結果を前記スイッチ回路に出力し、
前記スイッチ回路は、前記判定の結果に基づき、前記入
力された命令が前記所定命令以外の命令の場合、前記命
令判定回路と前記命令デコーダとの接続を開放させるこ
とを特徴とする請求項１９記載のマイクロプロセッサ。 - 【請求項２１】前記所定命令は、前記演算器に演算を行
わせるための命令であることを特徴とする請求項１９ま
たは２０記載のマイクロプロセッサ。 - 【請求項２２】前記演算器は、特定演算回路の演算器で
あることを特徴とする請求項１９乃至２１記載のマイク
ロプロセッサ。 - 【請求項２３】前記特定演算回路はＦＰＵであることを
特徴とする請求項２２記載のマイクロプロセッサ。 - 【請求項２４】前記演算器は、第１のラッチに格納され
たデータの演算を行い、演算結果を第２のラッチに出力
し、前記命令処理回路に入力された命令が、前記所定命
令以外の場合、前記第１のラッチと前記第２のラッチと
に対して供給されるクロックが停止させることを特徴と
する請求項１９乃至２３記載のマイクロプロセッサ。 - 【請求項２５】前記マイクロプロセッサは、更に、命令
を受ける第２のレジスタと、 前記第２のレジスタに接続された第２の命令デコーダ
と、前記第２の命令デコーダの出力によって制御される
第２の演算器とを有し、前記命令処理回路に供給される
命令と前記第２のレジスタとに入力される命令とは同じ
命令であることを特徴とする請求項１９乃至２４記載の
マイクロプロセッサ。 - 【請求項２６】前記マイクロプロセッサは、同一の半導
体基板上に形成されていることを特徴とする請求項１９
乃至２５記載のマイクロプロセッサ。 - 【請求項２７】メモリからの命令が入力される命令処理
回路と、前記命令処理回路の出力をデコードする第１の
デコーダと、前記第１のデコーダのデコード結果に従い
演算を行う第１の演算器と、前記命令処理回路の出力を
デコードする第２のデコーダと、前記第２のデコーダの
デコード結果に従い演算を行う第２の演算器とを有し、
前記命令処理回路に入力された命令が第２の演算器に演
算を行わせる命令でない場合、前記第２のデコーダの消
費電力を前記第１のデコーダの消費電力に対して低減さ
せることを特徴とするマイクロプロセッサ。 - 【請求項２８】前記命令処理回路は、前記命令処理回路
に入力された命令が前記第２の演算器に演算を行わせる
命令でない場合、前記第２のデコーダに対して、前記入
力された命令とは異なる命令を出力することを特徴とす
る請求項２７記載のマイクロプロセッサ。 - 【請求項２９】前記異なる命令とは、ＮＯＰ命令である
ことを特徴とする請求項２８記載のマイクロプロセッ
サ。 - 【請求項３０】前記マイクロプロセッサは、前記命令処
理回路と前記第２のデコーダとの間に命令レジスタを有
し、前記命令処理回路は、前記命令処理回路に入力され
た命令が前記第２の演算器に演算を行わせる命令でない
場合、前記命令レジスタに供給するクロックを停止する
ことを特徴とする請求項２７記載のマイクロプロセッ
サ。 - 【請求項３１】前記マイクロプロセッサは、前記命令処
理回路と前記第２のデコーダとの間にスイッチ回路を有
し、前記命令処理回路は、前記命令処理回路に入力され
た命令が前記第２の演算器に演算を行わせる命令でない
場合、前記スイッチ回路を制御し、前記命令処理回路と
前記第２のデコーダとの接続を解除することを特徴とす
る請求項２７記載のマイクロプロセッサ。 - 【請求項３２】命令処理回路と、 前記命令処理回路の出力をデコードする第１のデコーダ
と、前記第１のデコーダのデコード結果に従い演算を行
う第１の演算器と、前記命令処理回路の出力をデコード
する第２のデコーダと、前記第２のデコーダのデコード
結果に従い演算を行う第２の演算器とを有し、前記命令
処理回路は、前記命令処理回路に入力された命令が前記
第２の演算器に演算を行わせる命令でない場合、前記第
２のデコーダに対して、前記入力された命令とは異なる
命令を出力することを特徴とするマイクロプロセッサ。 - 【請求項３３】前記異なる命令は、ＮＯＰ命令であるこ
とを特徴とする請求項３２記載のマイクロプロセッサ。 - 【請求項３４】前記第１の演算器はＡＬＵであり、第２
の演算器は特定演算回路の演算器であることを特徴とす
る請求項３２または３３記載のマイクロプロセッサ。 - 【請求項３５】前記特定演算回路は、ＦＰＵであること
を特徴とする請求項３４記載のマイクロプロセッサ。 - 【請求項３６】前記第２の演算器は、第１のラッチに格
納されたデータの演算を行い、演算結果を第２のラッチ
に出力し、前記命令処理回路に入力された命令が前記第
２の演算器に演算を行わせる命令でない場合、前記第１
のラッチと前記第２のラッチとに対して供給されるクロ
ックが停止させることを特徴とする請求項３２乃至３５
記載のマイクロプロセッサ。 - 【請求項３７】前記命令処理回路は、前記命令処理回路
に入力された命令が前記第１の演算器に演算を行わせる
命令でない場合、前記第１のデコーダに対して、前記入
力された命令を出力しないことを特徴とする請求項３２
乃至３６記載のマイクロプロセッサ。 - 【請求項３８】前記マイクロプロセッサは、同一の半導
体基板上に形成されていることを特徴とする請求項３２
乃至３７記載のマイクロプロセッサ。 - 【請求項３９】命令処理回路と、前記命令処理回路の出
力をデコードする第１のデコーダと、前記第１のデコー
ダのデコード結果に従い演算を行う第１の演算器と、前
記命令処理回路の出力をデコードする第２のデコーダ
と、前記第２のデコーダのデコード結果に従い演算を行
う第２の演算器とを有し、前記命令処理回路は、前記命
令処理回路に入力された命令が前記第２の演算器に演算
を行わせる命令でない場合、前記第２のデコーダに対し
て、前記入力された命令を出力しないことを特徴とする
マイクロプロセッサ。 - 【請求項４０】前記命令処理回路は、前記命令処理回路
に入力された命令が前記第２の演算器に演算を行わせる
命令でない場合、前記第２のデコーダに対して、前記入
力された命令とは異なる命令を前記第２のデコーダに供
給することを特徴とする請求項３９記載のマイクロプロ
セッサ。 - 【請求項４１】前記マイクロプロセッサは、更に、前記
命令処理回路の出力が入力され、その出力が前記第２の
デコーダに入力される命令レジスタを有し、前記命令処
理回路は、更に、制御回路を有し、前記制御回路は、前
記命令処理回路に入力された命令が前記第２の演算器に
演算を行わせる命令でない場合、前記命令レジスタに供
給するクロックを停止させることを特徴とする請求項３
９記載のマイクロプロセッサ。 - 【請求項４２】前記マイクロプロセッサは、更に、前記
命令処理回路の出力が入力され、その出力が前記第２の
デコーダに入力されるスイッチ回路を有し、前記命令処
理回路は、更に、制御回路を有し、前記制御回路は、前
記命令処理回路に入力された命令が前記第２の演算器に
演算を行わせる命令でない場合、前記スイッチ回路を制
御して、前記命令処理回路と前記第２のデコーダとの接
続を開放させることを特徴とする請求項３９記載のマイ
クロプロセッサ。 - 【請求項４３】前記第１の演算器はＡＬＵであり、第２
の演算器は特定演算回路の演算器であることを特徴とす
る請求項３９乃至４２記載のマイクロプロセッサ。 - 【請求項４４】前記特定演算回路は、ＦＰＵであること
を特徴とする請求項４３記載のマイクロプロセッサ。 - 【請求項４５】前記第２の演算器は、第１のラッチに格
納されたデータの演算を行い、演算結果を第２のラッチ
に出力し、前記命令処理回路に入力された命令が前記第
２の演算器に演算を行わせる命令でない場合、前記第１
のラッチと前記第２のラッチとに対して供給されるクロ
ックが停止させることを特徴とする請求項３９乃至４４
記載のマイクロプロセッサ。 - 【請求項４６】前記命令処理回路は、前記命令処理回路
に入力された命令が前記第１の演算器に演算を行わせる
命令でない場合、前記第１のデコーダに対して、前記入
力された命令を出力するしないことを特徴とする請求項
３９乃至４５記載のマイクロプロセッサ。 - 【請求項４７】前記マイクロプロセッサは、同一の半導
体基板上に形成されていることを特徴とする請求項３９
乃至４６記載のマイクロプロセッサ。 - 【請求項４８】命令処理手段と、前記命令処理手段の出
力をデコードする第１のデコード手段と、前記第１のデ
コード手段のデコード結果に従い演算を行う演算器とを
有し、前記命令処理手段は、入力された命令が所定命令
以外の場合、前記入力された命令を前記第１のデコード
手段に供給しないことを特徴とするマイクロプロセッ
サ。 - 【請求項４９】前記所定命令は、特定演算回路の演算器
に演算を行わせるための命令であることを特徴とする請
求項４８記載のマイクロプロセッサ。 - 【請求項５０】前記演算器は、第１のラッチに格納され
たデータの演算を行い、演算結果を第２のラッチに出力
し、前記命令処理手段に入力された命令が、前記所定命
令以外の場合、前記第１のラッチと前記第２のラッチと
に対して供給されるクロックが停止させることを特徴と
する請求項４８または４９記載のマイクロプロセッサ。 - 【請求項５１】前記マイクロプロセッサは、更に、命令
を受ける第２のレジスタと、 前記第２のレジスタに接続された第２のデコード手段
と、前記第２のデコード手段の出力によって制御される
第２の演算器とを有し、前記命令処理回路に供給される
命令と前記第２のレジスタとに入力される命令とは同じ
命令であることを特徴とする請求項４８乃至５０記載の
マイクロプロセッサ。 - 【請求項５２】命令が入力される命令処理回路と、前記
命令処理回路の出力が入力される命令デコーダと、前記
命令デコーダのデコード結果に従って演算を行う演算器
とを有し、前記命令処理回路は、入力された命令とは異
なる第１の命令か前記入力された命令かの何れかを選択
して出力する選択回路と、前記入力された命令の所定ビ
ットが入力される判定回路とを有し、前記判定回路は、
前記所定ビットが第１の状態であった場合、前記選択回
路を制御して前記第１の命令を前記命令デコーダに出力
し、前記判定回路は、前記所定ビットが第１の状態でな
かった場合、前記選択回路を制御して前記入力された命
令を前記命令デコーダに出力することを特徴とするマイ
クロプロセッサ。 - 【請求項５３】命令が入力される命令処理回路と、前記
命令処理回路の出力が入力される命令デコーダと、前記
命令デコーダのデコード結果に従って演算を行う演算器
とを有し、前記命令処理回路は、入力された命令とは異
なる第１の命令か前記入力された命令かの何れかを選択
して出力する選択回路と、制御レジスタとを有し、前記
制御レジスタの所定ビットが第１の状態であった場合、
前記選択回路を制御して前記第１の命令を前記命令デコ
ーダに出力し、前記制御レジスタの所定ビットが第１の
状態でなかった場合、前記選択回路を制御して前記入力
された命令を前記命令デコーダに出力することを特徴と
するマイクロプロセッサ。 - 【請求項５４】前記第１の命令は、ＮＯＰ命令であるこ
とを特徴とする請求項５２または５３記載のマイクロプ
ロセッサ。 - 【請求項５５】前記第１の命令は特定のコードを有する
命令であることを特徴とする請求項５２または５３記載
のマイクロプロセッサ。 - 【請求項５６】前記演算器は、特定演算回路の演算器で
あることを特徴とする請求項５２乃至５５記載のマイク
ロプロセッサ。 - 【請求項５７】命令が入力される命令処理回路と、前記
命令処理回路の出力が入力される命令デコーダと、前記
命令デコーダのデコード結果に従って演算を行う演算器
とを有し、前記命令処理回路は、前記入力された命令の
所定ビットが入力される判定回路と、前記判定回路の出
力を受ける制御回路とを有し、前記判定回路は、前記所
定ビットが第１の状態であった場合、前記制御回路を制
御して前記命令デコーダの動作を停止させることを特徴
とするマイクロプロセッサ。 - 【請求項５８】クロック制御回路と、 命令が入力される命令処理回路と、前記命令処理回路の
出力が入力される命令レジスタと、前記命令レジスタの
出力が入力される命令デコーダと、前記命令デコーダの
デコード結果に従って演算を行う演算器とを有し、前記
命令処理回路は、前記入力された命令の所定ビットが入
力される判定回路と、前記クロック制御回路の出力と前
記命令レジスタとに接続されて前記判定回路の出力を受
けるスイッチ回路とを有し、前記判定回路は、前記所定
ビットが第１の状態であった場合、前記スイッチ回路を
制御して前記命令レジスタへのクロック供給を停止させ
ることを特徴とするマイクロプロセッサ。 - 【請求項５９】命令が入力される命令処理回路と、前記
命令処理回路の出力が入力されるスイッチ回路と、前記
スイッチ回路の出力が入力される命令デコーダと、前記
命令デコーダのデコード結果に従って演算を行う演算器
とを有し、前記命令処理回路は、前記入力された命令の
所定ビットが入力される判定回路を有し、前記判定回路
は、前記所定ビットが第１の状態であった場合、前記ス
イッチ回路を制御して前記命令処理回路と命令デコーダ
との接続を開放することを特徴とするマイクロプロセッ
サ。 - 【請求項６０】前記演算器は、特定演算回路の演算器で
あることを特徴とする請求項５７乃至５９記載のマイク
ロプロセッサ。 - 【請求項６１】請求項１９乃至２６記載のマイクロプロ
セッサを搭載したことを特徴とする電池での動作が可能
な携帯電子機器。 - 【請求項６２】請求項３９乃至４７記載のマイクロプロ
セッサを搭載したことを特徴とする電池での動作が可能
な携帯電子機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19540999A JP3705022B2 (ja) | 1999-07-09 | 1999-07-09 | 低消費電力マイクロプロセッサおよびマイクロプロセッサシステム |
| US09/603,965 US6877087B1 (en) | 1999-07-09 | 2000-06-26 | Substituting specified instruction with NOP to functional unit and halting clock pulses to data latches for power saving |
| US11/095,685 US7178046B2 (en) | 1999-07-09 | 2005-04-01 | Halting clock signals to input and result latches in processing path upon fetching of instruction not supported |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19540999A JP3705022B2 (ja) | 1999-07-09 | 1999-07-09 | 低消費電力マイクロプロセッサおよびマイクロプロセッサシステム |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005168976A Division JP3906865B2 (ja) | 2005-06-09 | 2005-06-09 | 低消費電力マイクロプロセッサおよびマイクロプロセッサシステム |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001022582A true JP2001022582A (ja) | 2001-01-26 |
| JP2001022582A5 JP2001022582A5 (ja) | 2004-11-18 |
| JP3705022B2 JP3705022B2 (ja) | 2005-10-12 |
Family
ID=16340630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19540999A Expired - Fee Related JP3705022B2 (ja) | 1999-07-09 | 1999-07-09 | 低消費電力マイクロプロセッサおよびマイクロプロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6877087B1 (ja) |
| JP (1) | JP3705022B2 (ja) |
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- 1999-07-09 JP JP19540999A patent/JP3705022B2/ja not_active Expired - Fee Related
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2000
- 2000-06-26 US US09/603,965 patent/US6877087B1/en not_active Expired - Lifetime
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- 2005-04-01 US US11/095,685 patent/US7178046B2/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| US20050169086A1 (en) | 2005-08-04 |
| JP3705022B2 (ja) | 2005-10-12 |
| US7178046B2 (en) | 2007-02-13 |
| US6877087B1 (en) | 2005-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050718 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080805 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100805 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100805 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120805 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120805 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130805 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |