JPH0795132A - 冗長系伝送路運用方式 - Google Patents
冗長系伝送路運用方式Info
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- JPH0795132A JPH0795132A JP5233099A JP23309993A JPH0795132A JP H0795132 A JPH0795132 A JP H0795132A JP 5233099 A JP5233099 A JP 5233099A JP 23309993 A JP23309993 A JP 23309993A JP H0795132 A JPH0795132 A JP H0795132A
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- 238000000034 method Methods 0.000 claims description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000003287 optical effect Effects 0.000 description 52
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
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-
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- H—ELECTRICITY
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】多重化伝送装置等の冗長構成を有する伝送装置
に対する冗長系伝送路運用方式に関し、インタフェース
盤における、予備系の部分の消費電力を減少させること
によって、装置全体の低消費電力化を可能にすることを
目的とする。 【構成】伝送路に対して送受信する信号の処理を行う伝
送路信号処理部１と、装置内と伝送路信号処理部とのイ
ンタフェースをとる装置内インタフェース部２とを備え
たインタフェース盤３，３’を、現用系と予備系とに対
応して備えた伝送装置４，４’を、現用系と予備系の伝
送路５，５’を介して相互に接続してなる冗長構成を持
つ伝送路制御装置において、各インタフェース盤に処理
停止制御部６を設けて、装置内インタフェース部２にお
ける処理を停止させることができるようにし、各伝送装
置において、予備系となったインタフェース盤における
処理停止制御部を動作させることによって低消費電力化
するように構成する。
に対する冗長系伝送路運用方式に関し、インタフェース
盤における、予備系の部分の消費電力を減少させること
によって、装置全体の低消費電力化を可能にすることを
目的とする。 【構成】伝送路に対して送受信する信号の処理を行う伝
送路信号処理部１と、装置内と伝送路信号処理部とのイ
ンタフェースをとる装置内インタフェース部２とを備え
たインタフェース盤３，３’を、現用系と予備系とに対
応して備えた伝送装置４，４’を、現用系と予備系の伝
送路５，５’を介して相互に接続してなる冗長構成を持
つ伝送路制御装置において、各インタフェース盤に処理
停止制御部６を設けて、装置内インタフェース部２にお
ける処理を停止させることができるようにし、各伝送装
置において、予備系となったインタフェース盤における
処理停止制御部を動作させることによって低消費電力化
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、冗長系伝送路の運用方
式に関し、特に多重化伝送装置等の冗長構成を有する伝
送装置に対する冗長系伝送路運用方式に関するものであ
る。
式に関し、特に多重化伝送装置等の冗長構成を有する伝
送装置に対する冗長系伝送路運用方式に関するものであ
る。
【０００２】多重化伝送装置やクロスコネクト装置等の
ように、光インタフェースを有する伝送装置では、伝送
系を冗長構成することによって、伝送情報の品質を確保
する方式が行われている。
ように、光インタフェースを有する伝送装置では、伝送
系を冗長構成することによって、伝送情報の品質を確保
する方式が行われている。
【０００３】伝送路を現用系と予備系とに冗長構成され
た伝送装置においては、光インタフェース盤における、
使用していない予備系の部分の消費電力を減少させるこ
とによって、装置全体の低消費電力化を可能にすること
が求められている。
た伝送装置においては、光インタフェース盤における、
使用していない予備系の部分の消費電力を減少させるこ
とによって、装置全体の低消費電力化を可能にすること
が求められている。
【０００４】
【従来の技術】図１０は、伝送系の冗長構成の例を示し
たものであって、伝送装置１１，１２が、光伝送路１
３，１４を介して対向する伝送路制御装置が示されてい
る。伝送装置１１，１２は、光伝送路１３を介して対向
する光インタフェース盤１５，１６と、光伝送路１４を
介して対向する光インタフェース盤１７，１８とを有
し、それぞれ選択部１９，２０において、いずれか一方
の光インタフェース盤を選択することによって、両伝送
装置における対向する一方の光インタフェース盤を現用
系とし、他方の光インタフェース盤を予備系として使用
することが示されている。
たものであって、伝送装置１１，１２が、光伝送路１
３，１４を介して対向する伝送路制御装置が示されてい
る。伝送装置１１，１２は、光伝送路１３を介して対向
する光インタフェース盤１５，１６と、光伝送路１４を
介して対向する光インタフェース盤１７，１８とを有
し、それぞれ選択部１９，２０において、いずれか一方
の光インタフェース盤を選択することによって、両伝送
装置における対向する一方の光インタフェース盤を現用
系とし、他方の光インタフェース盤を予備系として使用
することが示されている。
【０００５】図１１は、従来の光インタフェース盤の構
成例を示したものである。光インタフェース盤は、伝送
路からの１５０Mbit/sまたは５０Mbit/sの伝送速度を有
する光信号が接続されるものであって、光信号と電気信
号との相互の変換を行う光電気変換（Ｏ／Ｅ）部２１
と、電気信号と光信号との相互の変換を行う電気光変換
（Ｅ／Ｏ）部２２と、送受信する伝送路信号の処理を行
う伝送路信号処理部２３と、伝送路信号処理部２３と装
置内とのインタフェースを行う装置内インタフェース部
２４とを有している。なお、図１１においては、電源部
とクロック源とを省略して示されいる。
成例を示したものである。光インタフェース盤は、伝送
路からの１５０Mbit/sまたは５０Mbit/sの伝送速度を有
する光信号が接続されるものであって、光信号と電気信
号との相互の変換を行う光電気変換（Ｏ／Ｅ）部２１
と、電気信号と光信号との相互の変換を行う電気光変換
（Ｅ／Ｏ）部２２と、送受信する伝送路信号の処理を行
う伝送路信号処理部２３と、伝送路信号処理部２３と装
置内とのインタフェースを行う装置内インタフェース部
２４とを有している。なお、図１１においては、電源部
とクロック源とを省略して示されいる。
【０００６】伝送路信号処理部２３において、Ｏ／Ｅ部
２１からの受信信号は、フレーム同期部２５で、入力信
号におけるフレーム同期検出の処理を行い、伝送路誤り
検出部２６で、入力信号における誤り検出の処理を行
い、オーバーヘッド検出処理部２７で、入力信号におけ
るオーバーヘッド検出の処理を行い、ポインタ検出処理
部２８で、入力信号におけるポインタ検出の処理を行わ
れたのち、装置内インタフェース部２４を介して、装置
内へ送られる。
２１からの受信信号は、フレーム同期部２５で、入力信
号におけるフレーム同期検出の処理を行い、伝送路誤り
検出部２６で、入力信号における誤り検出の処理を行
い、オーバーヘッド検出処理部２７で、入力信号におけ
るオーバーヘッド検出の処理を行い、ポインタ検出処理
部２８で、入力信号におけるポインタ検出の処理を行わ
れたのち、装置内インタフェース部２４を介して、装置
内へ送られる。
【０００７】また装置内からの送信信号は、装置内イン
タフェース部２４を介して取り込まれ、ポインタ付加処
理部２９で出力信号に対するポインタ付加の処理を行
い、オーバーヘッド付加処理部３０で出力信号に対する
オーバーヘッド付加の処理を行い、伝送路誤り検出信号
付加部３１で出力信号に対する伝送路誤り検出信号付加
の処理を行われたのち、Ｅ／Ｏ部２２を経て光信号に変
換されて伝送路へ送出される。
タフェース部２４を介して取り込まれ、ポインタ付加処
理部２９で出力信号に対するポインタ付加の処理を行
い、オーバーヘッド付加処理部３０で出力信号に対する
オーバーヘッド付加の処理を行い、伝送路誤り検出信号
付加部３１で出力信号に対する伝送路誤り検出信号付加
の処理を行われたのち、Ｅ／Ｏ部２２を経て光信号に変
換されて伝送路へ送出される。
【０００８】
【発明が解決しようとする課題】図１０に示された伝送
系において、現用系の光インタフェース盤と予備系の光
インタフェース盤とは、ともに常時、電源供給状態にお
かれている。従って、現用系の光インタフェース盤と予
備系の光インタフェース盤とが１：１の構成の場合、使
用されていない予備系の光インタフェース盤の消費電力
が、光インタフェース盤の部分における、全体の消費電
力の１／２を占めることになる。
系において、現用系の光インタフェース盤と予備系の光
インタフェース盤とは、ともに常時、電源供給状態にお
かれている。従って、現用系の光インタフェース盤と予
備系の光インタフェース盤とが１：１の構成の場合、使
用されていない予備系の光インタフェース盤の消費電力
が、光インタフェース盤の部分における、全体の消費電
力の１／２を占めることになる。
【０００９】このように、従来、伝送装置における予備
系の光インタフェース盤は、常時、電源供給状態にあっ
て、現用系の光インタフェース盤と同様に伝送路信号の
処理を行っている。そこで、予備系の光インタフェース
盤内の処理を現用系に比べて減少させることができれ
ば、予備系の光インタフェース盤内の消費電力を低減す
ることができ、従って、伝送装置全体の低消費電力化が
可能になるが、従来これに関する提案は全く行われてい
なかった。
系の光インタフェース盤は、常時、電源供給状態にあっ
て、現用系の光インタフェース盤と同様に伝送路信号の
処理を行っている。そこで、予備系の光インタフェース
盤内の処理を現用系に比べて減少させることができれ
ば、予備系の光インタフェース盤内の消費電力を低減す
ることができ、従って、伝送装置全体の低消費電力化が
可能になるが、従来これに関する提案は全く行われてい
なかった。
【００１０】本発明は、このような従来技術の課題を解
決しようとするものであって、光インタフェース盤に対
する現用系，予備系の冗長構成をとっている伝送装置に
おいて、予備系の光インタフェース盤における処理を減
少させ、従って消費電力を低減することによって、伝送
装置全体の低消費電力化を可能にすることを目的として
いる。
決しようとするものであって、光インタフェース盤に対
する現用系，予備系の冗長構成をとっている伝送装置に
おいて、予備系の光インタフェース盤における処理を減
少させ、従って消費電力を低減することによって、伝送
装置全体の低消費電力化を可能にすることを目的として
いる。
【００１１】
【課題を解決するための手段】(1) 伝送路に対して送受
信する信号の処理を行う伝送路信号処理部と、装置内と
伝送路信号処理部とのインタフェースをとる装置内イン
タフェース部とを備えたインタフェース盤を、現用系と
予備系とに対応して備えた伝送装置を現用系と予備系の
伝送路を介して相互に接続してなる冗長構成を持つ伝送
路制御装置において、装置内インタフェース部における
処理を停止して低消費電力化する消費電力低減処理部を
各インタフェース盤に設け、各伝送装置において、予備
系となったインタフェース盤における消費電力低減処理
部を起動することによって低消費電力化する。
信する信号の処理を行う伝送路信号処理部と、装置内と
伝送路信号処理部とのインタフェースをとる装置内イン
タフェース部とを備えたインタフェース盤を、現用系と
予備系とに対応して備えた伝送装置を現用系と予備系の
伝送路を介して相互に接続してなる冗長構成を持つ伝送
路制御装置において、装置内インタフェース部における
処理を停止して低消費電力化する消費電力低減処理部を
各インタフェース盤に設け、各伝送装置において、予備
系となったインタフェース盤における消費電力低減処理
部を起動することによって低消費電力化する。
【００１２】(2) (1) において、消費電力低減処理部
が、装置内インタフェース部に対する電源の供給を制御
する電源供給制御部からなり、インタフェース盤が予備
系のとき、電源供給制御部が装置内インタフェース部に
対する電源の供給を遮断する。
が、装置内インタフェース部に対する電源の供給を制御
する電源供給制御部からなり、インタフェース盤が予備
系のとき、電源供給制御部が装置内インタフェース部に
対する電源の供給を遮断する。
【００１３】(3) (2) において、電源供給制御部が、現
用／予備判定信号が予備系を指示するとき動作するリレ
ーを有し、このリレーの動作によって装置内インタフェ
ース部に対する電源の供給を遮断する。
用／予備判定信号が予備系を指示するとき動作するリレ
ーを有し、このリレーの動作によって装置内インタフェ
ース部に対する電源の供給を遮断する。
【００１４】(4) (2) において、電源供給制御部が、現
用／予備判定信号が予備系を指示するとき動作するアナ
ログスイッチを有し、このアナログスイッチの動作によ
って装置内インタフェース部に対する電源の供給を遮断
する。
用／予備判定信号が予備系を指示するとき動作するアナ
ログスイッチを有し、このアナログスイッチの動作によ
って装置内インタフェース部に対する電源の供給を遮断
する。
【００１５】(5) (1) において、消費電力低減処理部
が、装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部からなり、インタフェース
盤が予備系のとき、クロック供給制御部が装置内インタ
フェース部に対するクロックの供給を遮断する。
が、装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部からなり、インタフェース
盤が予備系のとき、クロック供給制御部が装置内インタ
フェース部に対するクロックの供給を遮断する。
【００１６】(6) (5) において、クロック供給制御部
が、現用／予備判定信号が予備系を指示するとき動作す
るセレクタを有し、このセレクタの動作によって装置内
インタフェース部に対するクロックの供給を遮断する。
が、現用／予備判定信号が予備系を指示するとき動作す
るセレクタを有し、このセレクタの動作によって装置内
インタフェース部に対するクロックの供給を遮断する。
【００１７】
【作用】(1) 本発明において対象とする伝送路制御装置
は、伝送装置４，４’を現用系と予備系の伝送路５，
５’を介して相互に接続するものであって、伝送路に対
して送受信する信号の処理を行う伝送路信号処理部１
と、装置内と伝送路信号処理部とのインタフェースをと
る装置内インタフェース部２とを備えたインタフェース
盤３，３’を、現用系と予備系とに対応して備えること
によって、冗長構成されている。
は、伝送装置４，４’を現用系と予備系の伝送路５，
５’を介して相互に接続するものであって、伝送路に対
して送受信する信号の処理を行う伝送路信号処理部１
と、装置内と伝送路信号処理部とのインタフェースをと
る装置内インタフェース部２とを備えたインタフェース
盤３，３’を、現用系と予備系とに対応して備えること
によって、冗長構成されている。
【００１８】この際、処理停止制御部６を各インタフェ
ース盤に設けて、これによって、装置内インタフェース
部２における処理を停止させることができるようにし、
各伝送装置において、予備系となったインタフェース盤
を、この消費電力低減処理部を動作させることによっ
て、低消費電力化する。
ース盤に設けて、これによって、装置内インタフェース
部２における処理を停止させることができるようにし、
各伝送装置において、予備系となったインタフェース盤
を、この消費電力低減処理部を動作させることによっ
て、低消費電力化する。
【００１９】従って、本発明によれば、光インタフェー
ス盤に対する現用系，予備系の冗長構成をとっている伝
送装置において、予備系の光インタフェース盤における
消費電力を低減することによって、伝送装置全体の低消
費電力化が可能となる。
ス盤に対する現用系，予備系の冗長構成をとっている伝
送装置において、予備系の光インタフェース盤における
消費電力を低減することによって、伝送装置全体の低消
費電力化が可能となる。
【００２０】(2) (1) の場合に、処理停止制御部６を装
置内インタフェース部２に対する電源の供給を制御する
電源供給制御部３３によって構成することによって、イ
ンタフェース盤が予備系のとき、この電源供給制御部が
装置内インタフェース部に対する電源の供給を遮断し
て、その処理を停止させるようにしてもよい。
置内インタフェース部２に対する電源の供給を制御する
電源供給制御部３３によって構成することによって、イ
ンタフェース盤が予備系のとき、この電源供給制御部が
装置内インタフェース部に対する電源の供給を遮断し
て、その処理を停止させるようにしてもよい。
【００２１】(3) (2) の場合に、電源供給制御部３３
に、現用／予備判定信号が予備系を指示するとき動作す
るリレー３４を備えることによって、このリレーの動作
によって装置内インタフェース部２に対する電源の供給
を遮断することができる。
に、現用／予備判定信号が予備系を指示するとき動作す
るリレー３４を備えることによって、このリレーの動作
によって装置内インタフェース部２に対する電源の供給
を遮断することができる。
【００２２】(4) (2) の場合に、電源供給制御部３３
に、現用／予備判定信号が予備系を指示するとき動作す
るアナログスイッチを備えることによって、このアナロ
グスイッチの動作によって装置内インタフェース部２に
対する電源の供給を遮断することができる。
に、現用／予備判定信号が予備系を指示するとき動作す
るアナログスイッチを備えることによって、このアナロ
グスイッチの動作によって装置内インタフェース部２に
対する電源の供給を遮断することができる。
【００２３】(5) (1) の場合に、処理停止制御部６を装
置内インタフェース部２に対するクロックの供給を制御
するクロック供給制御部３７によって構成することによ
って、インタフェース盤が予備系のとき、このクロック
供給制御部が装置内インタフェース部に対するクロック
の供給を遮断して、その処理を停止させるようにしても
よい。
置内インタフェース部２に対するクロックの供給を制御
するクロック供給制御部３７によって構成することによ
って、インタフェース盤が予備系のとき、このクロック
供給制御部が装置内インタフェース部に対するクロック
の供給を遮断して、その処理を停止させるようにしても
よい。
【００２４】(6) (5) の場合に、クロック供給制御部３
７に、現用／予備判定信号が予備系を指示するとき動作
するセレクタ３８を備えることによって、このセレクタ
の動作によって装置内インタフェース部２に対するクロ
ックの供給を遮断することができる。
７に、現用／予備判定信号が予備系を指示するとき動作
するセレクタ３８を備えることによって、このセレクタ
の動作によって装置内インタフェース部２に対するクロ
ックの供給を遮断することができる。
【００２５】
【実施例】図２は、本発明の実施例（１）を示したもの
であって、図１１におけると同じものを同じ番号で示
し、３２は光インタフェース盤の全体に対して電源を供
給する電源部、３３は光インタフェース盤における装置
内インタフェース部に対する電源の供給を制御する電源
供給制御部である。
であって、図１１におけると同じものを同じ番号で示
し、３２は光インタフェース盤の全体に対して電源を供
給する電源部、３３は光インタフェース盤における装置
内インタフェース部に対する電源の供給を制御する電源
供給制御部である。
【００２６】光インタフェース盤において、伝送路信号
処理部２３はＬＳＩ化された構造を有し、図１１につい
て示されたような内容を有しているので、その動作上か
ら、光インタフェース盤が予備系になっているときで
も、その動作を停止することはできない。そのため、伝
送路信号処理部２３は、電源部３２から常時、電源の供
給を受けて動作するように構成されている。
処理部２３はＬＳＩ化された構造を有し、図１１につい
て示されたような内容を有しているので、その動作上か
ら、光インタフェース盤が予備系になっているときで
も、その動作を停止することはできない。そのため、伝
送路信号処理部２３は、電源部３２から常時、電源の供
給を受けて動作するように構成されている。
【００２７】一方、装置内インタフェース部２４は、予
備系になっているときは、その動作を停止させることが
できる。電源供給制御部３３は、光インタフェース盤が
現用系であるか予備系であるかを示す、現用／予備判定
信号を外部から受けることによって、光インタフェース
盤が現用系であるときは、装置内インタフェース部２４
に対して、電源部３２からの電源を供給するが、光イン
タフェース盤が予備系であるときは、装置内インタフェ
ース部２４に対して、電源部３２からの電源を供給しな
い。
備系になっているときは、その動作を停止させることが
できる。電源供給制御部３３は、光インタフェース盤が
現用系であるか予備系であるかを示す、現用／予備判定
信号を外部から受けることによって、光インタフェース
盤が現用系であるときは、装置内インタフェース部２４
に対して、電源部３２からの電源を供給するが、光イン
タフェース盤が予備系であるときは、装置内インタフェ
ース部２４に対して、電源部３２からの電源を供給しな
い。
【００２８】従って、図２に示された実施例によれば、
光インタフェース盤が予備系の場合、装置内インタフェ
ース部２４に対する電源の供給が停止されるので、予備
系の光インタフェース盤における消費電力を低減するこ
とができ、伝送装置全体の低消費電力化を行うことが可
能となる。
光インタフェース盤が予備系の場合、装置内インタフェ
ース部２４に対する電源の供給が停止されるので、予備
系の光インタフェース盤における消費電力を低減するこ
とができ、伝送装置全体の低消費電力化を行うことが可
能となる。
【００２９】図３は、電源供給制御部の構成例を示した
ものである。電源部３２は例えばＡＣ／ＤＣ変換部から
なり、商用ＡＣ電源から光インタフェース盤内部に供給
するＤＣ電源を発生する。電源供給制御部３３は、現用
／予備判定信号によって動作するリレー３４を有し、現
用／予備判定信号が現用系のとき、その接点３５がオン
になることによって、電源部３２からのＤＣ電源を装置
内インタフェース部２４に供給するが、現用／予備判定
信号が予備系のときは、接点３５がオフになるので、電
源部３２からのＤＣ電源は装置内インタフェース部２４
に供給されない。なお、リレー３４を使用する代わり
に、アナログスイッチを用いてもよい。
ものである。電源部３２は例えばＡＣ／ＤＣ変換部から
なり、商用ＡＣ電源から光インタフェース盤内部に供給
するＤＣ電源を発生する。電源供給制御部３３は、現用
／予備判定信号によって動作するリレー３４を有し、現
用／予備判定信号が現用系のとき、その接点３５がオン
になることによって、電源部３２からのＤＣ電源を装置
内インタフェース部２４に供給するが、現用／予備判定
信号が予備系のときは、接点３５がオフになるので、電
源部３２からのＤＣ電源は装置内インタフェース部２４
に供給されない。なお、リレー３４を使用する代わり
に、アナログスイッチを用いてもよい。
【００３０】図４は、本発明の実施例（２）を示したも
のであって、図１１におけると同じものを同じ番号で示
し、３６は光インタフェース盤の全体に対してクロック
を供給するクロック源、３７は光インタフェース盤にお
ける装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部である。
のであって、図１１におけると同じものを同じ番号で示
し、３６は光インタフェース盤の全体に対してクロック
を供給するクロック源、３７は光インタフェース盤にお
ける装置内インタフェース部に対するクロックの供給を
制御するクロック供給制御部である。
【００３１】光インタフェース盤において、伝送路信号
処理部２３は前述のようにその動作上から、光インタフ
ェース盤が予備系になっているときでも、その動作を停
止することはできない。そのため、伝送路信号処理部２
３は、クロック源３６から常時、クロックの供給を受け
て動作するように構成されている。
処理部２３は前述のようにその動作上から、光インタフ
ェース盤が予備系になっているときでも、その動作を停
止することはできない。そのため、伝送路信号処理部２
３は、クロック源３６から常時、クロックの供給を受け
て動作するように構成されている。
【００３２】一方、装置内インタフェース部２４は、予
備系になっているときは、その動作を停止させることが
できる。クロック供給制御部３７は、現用／予備判定信
号を外部から受けることによって、光インタフェース盤
が現用系であるときは、装置内インタフェース部２４に
対して、クロック源３６からのクロックを供給するが、
光インタフェース盤が予備系であるときは、装置内イン
タフェース部２４に対して、クロック源３６からのクロ
ックを供給しない。
備系になっているときは、その動作を停止させることが
できる。クロック供給制御部３７は、現用／予備判定信
号を外部から受けることによって、光インタフェース盤
が現用系であるときは、装置内インタフェース部２４に
対して、クロック源３６からのクロックを供給するが、
光インタフェース盤が予備系であるときは、装置内イン
タフェース部２４に対して、クロック源３６からのクロ
ックを供給しない。
【００３３】従って、図４に示された実施例によれば、
光インタフェース盤が予備系の場合、装置内インタフェ
ース部２４に対するクロックの供給が遮断されてその動
作が停止するので、予備系の光インタフェース盤におけ
る消費電力を低減することができ、伝送装置全体の低消
費電力化を行うことが可能となる。
光インタフェース盤が予備系の場合、装置内インタフェ
ース部２４に対するクロックの供給が遮断されてその動
作が停止するので、予備系の光インタフェース盤におけ
る消費電力を低減することができ、伝送装置全体の低消
費電力化を行うことが可能となる。
【００３４】図５は、クロック供給制御部の構成例を示
したものである。クロック源３６は光インタフェース盤
の動作に必要なクロックを発生する。クロック供給制御
部３７は、現用／予備判定信号によって動作するセレク
タ３８を有し、現用／予備判定信号が現用系のとき、セ
レクタ３８がオンになって、クロック源３６からのクロ
ックを、装置内インタフェース部２４に供給するが、現
用／予備判定信号が予備系のときは、セレクタ３８がオ
フになるので、クロック源３６からのクロックは供給さ
れず、装置内インタフェース部２４のクロック線は接地
される。
したものである。クロック源３６は光インタフェース盤
の動作に必要なクロックを発生する。クロック供給制御
部３７は、現用／予備判定信号によって動作するセレク
タ３８を有し、現用／予備判定信号が現用系のとき、セ
レクタ３８がオンになって、クロック源３６からのクロ
ックを、装置内インタフェース部２４に供給するが、現
用／予備判定信号が予備系のときは、セレクタ３８がオ
フになるので、クロック源３６からのクロックは供給さ
れず、装置内インタフェース部２４のクロック線は接地
される。
【００３５】図６は、装置内インタフェース部の構成例
（１）を示したものであって、伝送路信号処理部から装
置内に対するインタフェースを行う部分を示している。
図中において、４１はシリアル・パラレル変換部（Ｓ／
Ｐ）であって、例えば８並列の２５Mbit/sの入力信号
を、３系列の８並列の６Mbit/sの信号に変換して出力す
る。
（１）を示したものであって、伝送路信号処理部から装
置内に対するインタフェースを行う部分を示している。
図中において、４１はシリアル・パラレル変換部（Ｓ／
Ｐ）であって、例えば８並列の２５Mbit/sの入力信号
を、３系列の８並列の６Mbit/sの信号に変換して出力す
る。
【００３６】４２1,４２2,４２3 はそれぞれエラスティ
ック・メモリ（ＥＳ）であって、それぞれの系列の入力
信号を一時的に保持する。４３1,４３2,４３3 はそれぞ
れＰＯＨデータ挿入部（ＰＯＨｉ）であって、入力信号
にパス・オーバヘッド（ＰＯＨ）データを挿入する。
ック・メモリ（ＥＳ）であって、それぞれの系列の入力
信号を一時的に保持する。４３1,４３2,４３3 はそれぞ
れＰＯＨデータ挿入部（ＰＯＨｉ）であって、入力信号
にパス・オーバヘッド（ＰＯＨ）データを挿入する。
【００３７】４４1,４４2,４４3 は装置内誤り検出信号
付加部（Ｂ３ｉｎ）であって、入力信号に対して装置内
における第１の装置内誤り検出信号を付加する。４５1,
４５ 2,４５3 は装置内ポインタ付加部（ＰＴＲｉ）であ
って、入力信号に対して装置内のポインタを付加する。
４６1,４６2,４６3 はフレーム／タイミング・スタンプ
付加部（ＦＴＳｉ）であって、入力信号に対して、フレ
ームのタイミングを定めるフレーム・タイミング・スタ
ンプ情報を付加する。
付加部（Ｂ３ｉｎ）であって、入力信号に対して装置内
における第１の装置内誤り検出信号を付加する。４５1,
４５ 2,４５3 は装置内ポインタ付加部（ＰＴＲｉ）であ
って、入力信号に対して装置内のポインタを付加する。
４６1,４６2,４６3 はフレーム／タイミング・スタンプ
付加部（ＦＴＳｉ）であって、入力信号に対して、フレ
ームのタイミングを定めるフレーム・タイミング・スタ
ンプ情報を付加する。
【００３８】４７1,４７2,４７3 は装置内誤り検出信号
付加部（Ｂ１ｉｎ）であって、入力信号に対して装置内
における第２の装置内誤り検出信号を付加する。４８1,
４８ 2,４８3 はパラレル・シリアル変換部（Ｐ／Ｓ）で
あって、各系列の８並列の入力信号を５２Mbit/sのシリ
アル信号に変換して、それぞれ０系と１系の信号＃１−
０，＃１−１と、信号＃２−０，＃２−１と、信号＃３
−０，＃３−１とを出力する。
付加部（Ｂ１ｉｎ）であって、入力信号に対して装置内
における第２の装置内誤り検出信号を付加する。４８1,
４８ 2,４８3 はパラレル・シリアル変換部（Ｐ／Ｓ）で
あって、各系列の８並列の入力信号を５２Mbit/sのシリ
アル信号に変換して、それぞれ０系と１系の信号＃１−
０，＃１−１と、信号＃２−０，＃２−１と、信号＃３
−０，＃３−１とを出力する。
【００３９】図７は、装置内インタフェース部の構成例
（２）を示したものであって、装置内から伝送路信号処
理部に対するインタフェースを行う部分を示している。
図中において、５１1 〜５１6 はそれぞれシリアル・パ
ラレル変換部（Ｓ／Ｐ）であって、装置内からの０系と
１系の５２Mbit/sの信号＃１−０，＃１−１と、信号＃
２−０，＃２−１と、信号＃３−０，＃３−１とを、そ
れぞれ８並列の６Mbit/sの信号に変換して出力する。
（２）を示したものであって、装置内から伝送路信号処
理部に対するインタフェースを行う部分を示している。
図中において、５１1 〜５１6 はそれぞれシリアル・パ
ラレル変換部（Ｓ／Ｐ）であって、装置内からの０系と
１系の５２Mbit/sの信号＃１−０，＃１−１と、信号＃
２−０，＃２−１と、信号＃３−０，＃３−１とを、そ
れぞれ８並列の６Mbit/sの信号に変換して出力する。
【００４０】５２1 〜５２6 はそれぞれ装置内誤り検出
信号検出部（Ｂ１ｃｈｋ）であって、入力信号における
装置内の第２の装置内誤り検出信号を検出する。５３1,
５３ 2,５３3 はそれぞれセレクタ（ＳＥＬ）であって、
それぞれ０系の信号と１系の信号とからいずれかを選択
して出力する。５４1,５４2,５４3 はそれぞれフレーム
・タイミング・スタンプ検出部（ＦＴＳ）であって、入
力信号における、フレーム・タイミング・スタンプ情報
を検出する。
信号検出部（Ｂ１ｃｈｋ）であって、入力信号における
装置内の第２の装置内誤り検出信号を検出する。５３1,
５３ 2,５３3 はそれぞれセレクタ（ＳＥＬ）であって、
それぞれ０系の信号と１系の信号とからいずれかを選択
して出力する。５４1,５４2,５４3 はそれぞれフレーム
・タイミング・スタンプ検出部（ＦＴＳ）であって、入
力信号における、フレーム・タイミング・スタンプ情報
を検出する。
【００４１】５５1,５５2,５５3 はそれぞれ装置内ポイ
ンタ検出部（ＲＰＴＲ）であって、入力信号における装
置内ポインタを読み取る。５６1,５６2,５６3 はそれぞ
れ装置内誤り検出信号検出部（Ｂ３）であって、入力信
号における装置内の第１の装置内誤り検出信号を検出す
る。５７はパラレル・シリアル変換部（Ｐ／Ｓ）であっ
て、３系列の８並列の６Mbit/sの信号を８並列の２５Mb
it/sの信号に変換して出力する。
ンタ検出部（ＲＰＴＲ）であって、入力信号における装
置内ポインタを読み取る。５６1,５６2,５６3 はそれぞ
れ装置内誤り検出信号検出部（Ｂ３）であって、入力信
号における装置内の第１の装置内誤り検出信号を検出す
る。５７はパラレル・シリアル変換部（Ｐ／Ｓ）であっ
て、３系列の８並列の６Mbit/sの信号を８並列の２５Mb
it/sの信号に変換して出力する。
【００４２】図８は、装置内インタフェース部における
パラレル・シリアル変換の例を示したものであって、図
６に示されたＰ／Ｓ４８1,４８2,４８3 における、６
（６．４８）Mbit/sのＳＴＭＳ０パラレルデータから、
５２（５１．８４）Mbit/sのシリアルデータへの、パラ
レル・シリアル変換を例示している。
パラレル・シリアル変換の例を示したものであって、図
６に示されたＰ／Ｓ４８1,４８2,４８3 における、６
（６．４８）Mbit/sのＳＴＭＳ０パラレルデータから、
５２（５１．８４）Mbit/sのシリアルデータへの、パラ
レル・シリアル変換を例示している。
【００４３】図示のように、６MHz のクロック６ＭＣＬ
Ｋに同期した８並列の６ＭのＳＴＭＳ０パラレルデータ
は、５２MHz のクロック５２ＭＣＬＫに同期して、５２
ＭのＳＴＭＳ０シリアルデータに変換される。
Ｋに同期した８並列の６ＭのＳＴＭＳ０パラレルデータ
は、５２MHz のクロック５２ＭＣＬＫに同期して、５２
ＭのＳＴＭＳ０シリアルデータに変換される。
【００４４】図９は、装置内インタフェース部における
シリアル・パラレル変換の例を示したものであって、図
７に示されたＳ／Ｐ５１1 〜５１6 における、３ＨＷ
（ハイウェイ）×２チャンネルの、５２（５１．８４）
Mbit/sの疑似ＳＴＭ０シリアルデータから、それぞれ８
並列の６（６．４８）Mbit/sの信号への、シリアル・パ
ラレル変換を例示している。
シリアル・パラレル変換の例を示したものであって、図
７に示されたＳ／Ｐ５１1 〜５１6 における、３ＨＷ
（ハイウェイ）×２チャンネルの、５２（５１．８４）
Mbit/sの疑似ＳＴＭ０シリアルデータから、それぞれ８
並列の６（６．４８）Mbit/sの信号への、シリアル・パ
ラレル変換を例示している。
【００４５】図示のように、フレーム信号ＦＰＲ５２に
応じて入力されたデータＤＩｍｎ（ｍ＝１〜３，ｎ＝
Ａ，Ｂ）は、５２MHz のクロックＣＫＩ５２によって取
り込まれたのち、６MHz のクロック６ＭＣＬＫに同期し
て、８並列の６ＭのデータＤＴｍｎ−７，ＤＴｍｎ−
６，…，ＤＴｍｎ−０（ｍ＝１〜３，ｎ＝Ａ，Ｂ）に変
換されることが示されている。
応じて入力されたデータＤＩｍｎ（ｍ＝１〜３，ｎ＝
Ａ，Ｂ）は、５２MHz のクロックＣＫＩ５２によって取
り込まれたのち、６MHz のクロック６ＭＣＬＫに同期し
て、８並列の６ＭのデータＤＴｍｎ−７，ＤＴｍｎ−
６，…，ＤＴｍｎ−０（ｍ＝１〜３，ｎ＝Ａ，Ｂ）に変
換されることが示されている。
【００４６】このように、図６および図７に示された装
置内インタフェース部における、パラレル・シリアル変
換部およびシリアル・パラレル変換部は、それぞれのク
ロックに同期して動作し、クロックが入力されないとき
は、所要の動作を行うことができない。また図６および
図７に示された装置内インタフェース部における、その
他の部分も同様に、その動作のためにはクロックが必要
であり、従って装置内インタフェース部は、クロックを
供給されないとき、すべての処理が停止する。
置内インタフェース部における、パラレル・シリアル変
換部およびシリアル・パラレル変換部は、それぞれのク
ロックに同期して動作し、クロックが入力されないとき
は、所要の動作を行うことができない。また図６および
図７に示された装置内インタフェース部における、その
他の部分も同様に、その動作のためにはクロックが必要
であり、従って装置内インタフェース部は、クロックを
供給されないとき、すべての処理が停止する。
【００４７】そこで、図４に示された実施例のように、
装置内インタフェース部に対するクロックの供給を制御
することによって、その動作を停止させることができ、
これによってその消費電力を低減させることができる。
装置内インタフェース部に対するクロックの供給を制御
することによって、その動作を停止させることができ、
これによってその消費電力を低減させることができる。
【００４８】
【発明の効果】以上説明したように本発明によれば、光
インタフェース盤に対する現用系，予備系の冗長構成を
とっている伝送装置において、予備系の光インタフェー
ス盤における装置内インタフェース部の動作を停止させ
て、予備系の光インタフェース盤の消費電力を低減する
ようにしたので、伝送装置における全体の低消費電力化
を図ることが可能になる。
インタフェース盤に対する現用系，予備系の冗長構成を
とっている伝送装置において、予備系の光インタフェー
ス盤における装置内インタフェース部の動作を停止させ
て、予備系の光インタフェース盤の消費電力を低減する
ようにしたので、伝送装置における全体の低消費電力化
を図ることが可能になる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の実施例（１）を示す図である。
【図３】電源供給制御部の構成例を示す図である。
【図４】本発明の実施例（２）を示す図である。
【図５】クロック供給制御部の構成例を示す図である。
【図６】装置内インタフェース部の構成例（１）を示す
図である。
図である。
【図７】装置内インタフェース部の構成例（２）を示す
図である。
図である。
【図８】装置内インタフェース部におけるパラレル・シ
リアル変換の例を示す図である。
リアル変換の例を示す図である。
【図９】装置内インタフェース部におけるシリアル・パ
ラレル変換の例を示す図である。
ラレル変換の例を示す図である。
【図１０】伝送系の冗長構成の例を示す図である。
【図１１】従来の光インタフェース盤の構成例を示す図
である。
である。
１ 伝送路信号処理部 ２ 装置内インタフェース部 ３ インタフェース盤 ３’インタフェース盤 ４ 伝送装置 ４’伝送装置 ５ 伝送路 ５’伝送路 ６ 処理停止制御部 ３３ 電源供給制御部 ３４ リレー ３７ クロック供給制御部 ３８ セレクタ
Claims (6)
- 【請求項１】 伝送路に対して送受信する信号の処理を
行う伝送路信号処理部（１）と、装置内と該伝送路信号
処理部とのインタフェースをとる装置内インタフェース
部（２）とを備えたインタフェース盤（３，３’）を、
現用系と予備系とに対応して備えた伝送装置（４，
４’）を現用系と予備系の伝送路（５，５’）を介して
相互に接続してなる冗長構成を持つ伝送路制御装置にお
いて、 前記装置内インタフェース部（２）における処理を停止
させる処理停止制御部（６）を各インタフェース盤に設
け、 各伝送装置において、予備系となったインタフェース盤
における前記処理停止制御部を動作させることによって
低消費電力化することを特徴とする冗長系伝送路運用方
式。 - 【請求項２】 前記処理停止制御部（６）が、前記装置
内インタフェース部（２）に対する電源の供給を制御す
る電源供給制御部（３３）からなり、インタフェース盤
が予備系のとき、該電源供給制御部が該装置内インタフ
ェース部に対する電源の供給を遮断することを特徴とす
る請求項１に記載の冗長系伝送路運用方式。 - 【請求項３】 前記電源供給制御部（３３）が、現用／
予備判定信号が予備系を指示するとき動作するリレー
（３４）を有し、該リレーの動作によって前記装置内イ
ンタフェース部（２）に対する電源の供給を遮断するこ
とを特徴とする請求項２に記載の冗長系伝送路運用方
式。 - 【請求項４】 前記電源供給制御部（３３）が、現用／
予備判定信号が予備系を指示するとき動作するアナログ
スイッチを有し、該アナログスイッチの動作によって前
記装置内インタフェース部（２）に対する電源の供給を
遮断することを特徴とする請求項２に記載の冗長系伝送
路運用方式。 - 【請求項５】 前記処理停止制御部（６）が、前記装置
内インタフェース部（２）に対するクロックの供給を制
御するクロック供給制御部（３７）からなり、インタフ
ェース盤が予備系のとき、該クロック供給制御部が該装
置内インタフェース部に対するクロックの供給を遮断す
ることを特徴とする請求項１に記載の冗長系伝送路運用
方式。 - 【請求項６】 前記クロック供給制御部（３７）が、現
用／予備判定信号が予備系を指示するとき動作するセレ
クタ（３８）を有し、該セレクタの動作によって前記装
置内インタフェース部（２）に対するクロックの供給を
遮断することを特徴とする請求項５に記載の冗長系伝送
路運用方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233099A JPH0795132A (ja) | 1993-09-20 | 1993-09-20 | 冗長系伝送路運用方式 |
| US08/218,126 US5469427A (en) | 1993-09-20 | 1994-03-25 | Transmission line control system and interface unit therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233099A JPH0795132A (ja) | 1993-09-20 | 1993-09-20 | 冗長系伝送路運用方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795132A true JPH0795132A (ja) | 1995-04-07 |
Family
ID=16949770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233099A Withdrawn JPH0795132A (ja) | 1993-09-20 | 1993-09-20 | 冗長系伝送路運用方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5469427A (ja) |
| JP (1) | JPH0795132A (ja) |
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| JP2007194929A (ja) * | 2006-01-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 通信装置及び通信方法 |
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| US8166327B2 (en) | 2007-09-27 | 2012-04-24 | Hitachi, Ltd. | Network system |
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|---|---|---|---|---|
| US6317840B1 (en) | 1999-03-24 | 2001-11-13 | International Business Machines Corporation | Control of multiple equivalent functional units for power reduction |
| JP2003134055A (ja) * | 2001-10-29 | 2003-05-09 | Yokogawa Electric Corp | 光ディジタル通信用測定装置 |
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|---|---|---|---|---|
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| US4658396A (en) * | 1985-03-11 | 1987-04-14 | Barden Robert A | Redundancy arrangement for a local area network |
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-
1993
- 1993-09-20 JP JP5233099A patent/JPH0795132A/ja not_active Withdrawn
-
1994
- 1994-03-25 US US08/218,126 patent/US5469427A/en not_active Expired - Lifetime
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| JPWO2021084635A1 (ja) * | 2019-10-30 | 2021-05-06 | ||
| US11984925B2 (en) | 2019-10-30 | 2024-05-14 | Nippon Telegraph And Telephone Corporation | Transmission apparatus and transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5469427A (en) | 1995-11-21 |
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