JPH07264171A - 冗長系伝送路運用システム及び冗長系伝送路運用方法 - Google Patents

冗長系伝送路運用システム及び冗長系伝送路運用方法

Info

Publication number
JPH07264171A
JPH07264171A JP6046194A JP4619494A JPH07264171A JP H07264171 A JPH07264171 A JP H07264171A JP 6046194 A JP6046194 A JP 6046194A JP 4619494 A JP4619494 A JP 4619494A JP H07264171 A JPH07264171 A JP H07264171A
Authority
JP
Japan
Prior art keywords
interface board
supplied
transmission line
standby
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6046194A
Other languages
English (en)
Inventor
Kazumi Sato
一美 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP6046194A priority Critical patent/JPH07264171A/ja
Priority to US08/297,147 priority patent/US5557636A/en
Publication of JPH07264171A publication Critical patent/JPH07264171A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability

Abstract

(57)【要約】 【目的】 本発明の目的は、予備系の光インタフェース
盤内の消費電力の低減が図れる冗長系伝送路運用方法を
提供することである。 【構成】 本発明は、現用系のインタフェイス盤（１０
０ａ）に常時のクロックまたは電源の供給を行い、予備
系のインタフェイス盤（１００ｂ）のうち伝送路２０か
らの信号を処理する伝送路信号処理部（１１０ｂ）に
は、所定の周期毎に常時電力の供給を行い、伝送路信号
処理部（１１０ｂ）以外の予備伝送路（１２０ｂ）には
クロックまたは電源の供給を行わない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、冗長系伝送路システム
及び冗長系伝送路運用方法に係り、特に、多重化伝送装
置等の冗長構成を有する冗長系伝送路システム及び冗長
系運用方法に関する。
【０００２】一般に、多重化伝送装置、クロスコネクト
装置等の光インタフェイス盤を用いて現用系、予備系を
有する伝送路システムにおける予備系の光インタフェイ
ス盤は、現用系の光インタフェイス盤と同様の処理を行
っている。この理由は、常に現用系に障害が発生した時
に備えるためである。しかし、実際には予備系を用いる
必要がなく現用系のみの運用だけで済んでしまうことが
多い。このために、予備系の処理を現用系の処理より処
理頻度を低くすることが可能であれば、予備系の消費電
力を低減することができるものと考えられる。本発明
は、冗長構成を有する伝送装置の消費電力を低減するた
めに実際には使用頻度が低い予備系への電力供給を制御
することに着目して考える。
【０００３】
【従来の技術】図１４は、従来の伝送系の冗長構成を示
す。同図に示す伝送装置Ａと伝送装置Ｂとは同一の構成
であるとする。同図に示す伝送装置Ａ，Ｂは、それぞれ
現用系の光インタフェイス盤１００ａ、予備系の光イン
タフェイス盤１００ｂ及び光インタフェイス盤１００
ａ，１００ｂを現用系または予備系に切り替える制御を
行う選択部２００及び光インタフェイス盤１００ａ，１
００ｂに電源を供給する電源供給部３００より構成され
る。
【０００４】図１５は、従来の伝送装置内の光インタフ
ェース盤の構成を示す。光インタフェース盤１００は、
光・電気信号変換部（Ｏ／Ｅ）１３０、及び電気・光信
号変換部（Ｅ／Ｏ）１４０、伝送路信号処理部１１０と
装置内インタフェース部１２０より構成される。
【０００５】Ｏ／Ｅ１３０は、伝送路を介して１５０Ｍ
bit または５０Ｍbit の光信号を電気信号に変換する。
Ｅ／Ｏ１４０は、伝送路信号処理部１１０からの電気信
号を光信号に変換して、伝送路に光信号を送出する。
【０００６】伝送路信号処理部１１０は、フレーム同期
部１１１、伝送路誤り検出部１１２、オーバーヘッド検
出部１１３、ポインタ検出部１１４、伝送路誤り検出信
号付加部１１５、オーバヘッド付加処理部１１６、ポイ
ンタ付加処理部１１７より構成される。図１２は、従来
の伝送装置内の装置内インタフェース部の構成を示す。
装置内インタフェース部１２０は、装置内ポインタ処理
部１２１、装置内誤り検出信号付加部１２２、フレーム
タイミングスタンプ（ＦＴＳ）付加部１２３、ＦＴＳ検
出部１２４、装置内誤り検出部１２５及び装置内ポイン
タ検出部１２６より構成される。
【０００７】図１４において、選択部２００は光インタ
フェース盤１００を現用系とするか予備系とするかの判
定を行う。同図の例では、光インタフェイス盤１００ａ
を現用系とし、光インタフェイス盤１００ｂを予備系と
する。ここで、伝送装置Ａを送信側とし、伝送装置Ｂを
受信側とした場合の動作を図１５及び図１６により説明
する。送信側の伝送装置Ａは、装置内から送られてきた
信号を装置内インタフェイス部１２０で取り込む。装置
内インタフェイス部１２０は、装置内ポインタ処理部１
２１でデータにポインタを付与し、オーバヘッドを付加
し、さらに伝送路切替情報を付加し、装置内誤り検出信
号付加部１２２に送出する。装置内誤り検出信号付加部
１２２は、伝送路誤り信号付加処理を行い、フレームタ
イミングスタンプ付加部１２３に送出する。フレームタ
イミングスタンプ付加部１２３は、フレームタイミング
スタンプを送出する信号に付与し、受信側の伝送装置Ｂ
に送出する。
【０００８】受信側の伝送装置Ｂは、受信側の伝送装置
Ｂから伝送路を介して信号を受け取る。伝送装置ＢのＯ
／Ｅ部１３０は、伝送路から１５０Ｍbit/s 又は５０Ｍ
bit/s の伝送速度で光信号が入力されると、光／電気変
換し、その後、伝送路信号処理部１１０に入力する。こ
のとき、伝送路から入力される光信号は、直列信号であ
り、並列信号に変換されるため、フレーム同期部１１１
により並列信号に変換された信号の同期をとる。フレー
ム同期部１１１は、同期調整後、並列信号を伝送路誤り
検出部１１２に出力する。伝送路誤り検出部１１２は、
伝送路を介して入力された信号から伝送路で障害の有無
を検出し、その結果をオーバーヘッド検出処理部１１３
に送出する。オーバーヘッド検出処理部１１３は、信号
よりオーバーヘッドの検出を行い、その結果をポインタ
検出処理部１１４に送出する。ポインタ検出処理部１１
４はフレームのポインタを検出し、装置内インタフェー
ス部１２０に送出する。
【０００９】また、受信側の伝送装置Ｂは、伝送路信号
処理部１１０から送られてきた信号を装置内インタフェ
ース部１２０で取り込み、フレームタイミングスタンプ
検出部１２４で取り込んだ信号のフレームタイミングを
検出する。次に信号は、装置内誤り検出部１２５に送出
される。装置内誤り検出部１２５は、信号内の誤り検出
を行い、ポインタ検出部１２６に送出する。ポインタ検
出部１２６は、信号の装置内のポインタを検出し、装置
内に転送する。
【００１０】上記の伝送装置Ａ，Ｂの処理は、現用系及
び予備系のインタフェイス盤１００ａ，１００ｂともに
同様の処理を行うものである。図１４において、伝送装
置Ａの現用系のインタフェイス盤１００ａから伝送され
る信号は、現用系の伝送路２０を介して伝送され、伝送
装置Ｂの現用系のインタフェイス盤１００ａに入力され
る。また、伝送装置Ａの予備系のインタフェイス盤１０
０ｂから伝送される信号は、予備系の伝送路３０を介し
て伝送され、伝送装置Ｂの予備系のインタフェイス盤１
００ｂに入力される。
【００１１】図１４に示すような冗長構成の伝送装置に
おいて、現用系及び予備系のインタフェイス盤１００
ａ，１００ｂを動作させるために、電源供給部３００
は、現用系と予備系の光インタフェース盤１００ａ，１
００ｂに電源の供給を行う。このとき、電源供給部３０
０からの電源は、光インタフェース盤１００ａ，１００
ｂに均等に供給される。従って、この時現用系と予備系
の光インタフェース盤１００ａ，１００ｂに供給される
電源供給量の比は１：１である。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の伝送路の運用方法では、予備系の光インタフェイス
盤が常に現用系の光インタフェイス盤と同様に電源供給
状態であり、また、伝送路信号の処理も現用系の光イン
タフェイス盤と同じ処理を行っているために、現用系に
障害がない場合には実際に予備系に供給される電源は無
駄になっているという問題がある。
【００１３】本発明は上記の点に鑑みなされたもので、
上記従来の問題点を解決し、予備系の光インタフェース
盤内の消費電力の低減が図れる冗長系伝送路運用方法を
提供することを目的とする。
【００１４】また、本発明の詳細な目的は、予備系の光
インタフェース盤に一定周期毎に間欠的にクロックの供
給を行うことが可能な冗長系伝送路運用方法を提供する
ことである。
【００１５】また、本発明の更なる詳細な目的は、予備
系の光インタフェース盤にある一定周期毎に間欠的に電
源の供給を行うことが可能な冗長系伝送路運用方法を提
供することである。
【００１６】
【課題を解決するための手段】本発明は、伝送路を介し
て入力された信号の処理を行う伝送路信号処理手段１１
０と装置内とのインタフェイスを行う予備伝送路１２０
を有する現用系のインタフェイス盤１００ａと予備系の
インタフェイス盤１００ｂの冗長構成を有する伝送路制
御装置において、現用系のインタフェイス盤１００ａに
常時電力を供給すると共に、予備系のインタフェイス盤
１００ｂの伝送路信号処理手段１１０ｂ及び予備伝送路
１２０ｂの少なくとも伝送路信号処理手段１１０ｂに電
力の供給を行うための制御を行う現用・予備制御手段１
０と、現用・予備制御手段１０の制御に応じてインタフ
ェイス盤１００を現用系または予備系に切替え、現用系
に切り替えられているインタフェイス盤１００ａには常
時電力を供給し、予備系に切り替えられているインタフ
ェイス盤１００ｂの伝送路信号処理手段１１０ｂ及び予
備伝送路１２０ｂの少なくとも伝送路信号処理手段１１
０ｂに電力の供給を行う電力供給制御手段５００を有す
るインタフェイス盤１００を含む構成である。
【００１７】また、上記の伝送装置内の現用・予備制御
手段１０は、インタフェイス盤１００を現用系または予
備系として利用するかを判定する現用／予備判定部３
と、クロック信号を生成し、インタフェイス盤１００に
クロック信号を出力するクロック生成手段１と、現用／
予備判定部３の判定結果が予備系であり、インタフェイ
ス盤１００を予備系として使用する場合に、クロック信
号を供給するための所定の周期を予備系のインタフェイ
ス盤１００ｂに出力する予備系動作周期信号生成部２か
ら構成されており、インタフェイス盤１００毎に設定さ
れている電力供給制御手段５００は、現用／予備系判定
部３からの判定結果が現用である場合には、クロック生
成手段１から入力されるクロック信号を現用系のインタ
フェイス盤１００ａの伝送路信号処理手段１１０ａ及び
予備伝送路１２０ａの両方に供給し、判定結果が予備で
ある場合には、クロック信号を予備系動作周期信号生成
部２から入力される周期信号に従って予備系のインタフ
ェス盤１００ｂに供給する。
【００１８】また、上記の電力供給制御手段５００は、
現用／予備系判定部３からの判定結果が現用である場合
には、クロック生成手段１から入力されるクロック信号
を現用系のインタフェイス盤１００ａの伝送路信号処理
手段１１０ａと予備伝送路１２０ａの両方に供給し、判
定結果が予備である場合には、予備系動作周期信号生成
部２から入力される周期信号に従って予備系のインタフ
ェイス盤１００ｂの伝送路信号処理部１１０ｂにのみ供
給し、予備伝送路１２０ｂには供給しない。
【００１９】また、上記の電力供給制御手段５００は、
現用／予備系判定部３からの判定結果が現用である場合
には、クロック生成手段１から入力されるクロック信号
を現用系のインタフェイス盤１００ａに供給し、判定結
果が予備である場合には、予備系のインタフェイス盤１
００ｂの伝送路信号処理部１１０ｂにクロック信号を供
給すると共に、予備系動作周期信号生成部２から入力さ
れる周期信号に従って予備伝送路１２０ｂにクロック信
号を供給する。
【００２０】また、本発明の現用・予備制御手段１０
は、インタフェイス盤１００を現用系または予備系とし
て利用するかを判定する現用／予備判定部３と、インタ
フェイス盤１００に電源を供給をする電源供給手段４
と、現用／予備判定部３の判定結果が予備系であり、イ
ンタフェイス盤１００を予備系として使用する場合に、
電源を供給するための所定の周期信号をインタフェイス
盤１００に出力する予備系動作周期信号生成部２から構
成され、インタフェイス盤１００の電力供給制御手段５
００は、現用／予備系判定部３からの判定結果が現用で
ある場合には、電源供給手段４から供給される電源を現
用系のインタフェイス盤１００ａの伝送路信号処理手段
１１０ａ及び予備伝送路１２０ａの両方に供給し、判定
結果が予備である場合には、供給される電源を予備系動
作周期信号生成部２から入力される周期信号に従って予
備系のインタフェス盤１００ｂに供給する。
【００２１】また、本発明の電力供給制御手段５００
は、現用／予備系判定部３からの判定結果が現用である
場合には、電源供給手段４から供給される電源を、現用
系のインタフェイス盤１００ａの伝送路信号処理手段１
１０ａ及び予備伝送路１２０ａに供給し、判定結果が予
備である場合には、予備系動作周期信号生成部２から入
力される周期信号に従って予備系のインタフェイス盤１
００ｂの伝送路信号処理部１１０ｂにのみ供給し、予備
伝送路１２０には供給しない。
【００２２】また、上記の電力供給制御手段５００は、
現用／予備系判定部３からの判定結果が現用である場合
には、電源供給手段４から供給される電源を現用系のイ
ンタフェイス盤１００ａの伝送路信号処理手段１１０ａ
及び予備伝送路１２０ａに供給し、判定結果が予備であ
る場合には、予備系のインタフェイス盤１００ｂの伝送
路信号処理部１１０ｂに電源を供給すると共に、予備系
動作周期信号生成部２から入力される周期信号に従って
予備伝送路１２０ｂに電源を供給する。
【００２３】また、上記の冗長構成を有する伝送制御装
置において、現用系の伝送路２０とのインタフェイスを
行う現用系のインタフェイス盤１００ａには、常時の電
力の供給を行い、予備の伝送路３０とのインタフェイス
を行う予備系のインタフェイス盤１００ｂには、ある所
定の周期毎に電力の供給を行う。
【００２４】本発明は、冗長構成を有する伝送制御装置
において、現用の伝送路２０とのインタフェイスを行う
現用系のインタフェイス盤１００ａに常時の電力の供給
を行い、予備の伝送路３０とのインタフェイスを行う予
備系のインタフェイス盤１００ｂのうち伝送路２０から
の信号を処理する伝送路信号処理部１１０ｂには、所定
の周期毎に常時電力の供給を行い、伝送路信号処理部１
１０以外には電力の供給を行わない。
【００２５】本発明は、冗長構成を有する伝送制御装置
において、現用の伝送路２０とのインタフェイスを行う
現用系のインタフェイス盤１００ａに常時の電力の供給
を行い、予備の伝送路３０とインタフェイスを行う予備
系のインタフェイス盤１００ｂのうち伝送路信号処理部
１１０ｂには、常時電力の供給を行い、伝送路信号処理
部１１０ｂ以外の予備伝送路１２０ｂにはある一定の周
期毎に電力の供給を行う。上記の電力の供給方法とし
て、クロックまたは電源を発生させて現用系及び予備系
のインタフェイス盤に供給する。
【００２６】
【作用】本発明は、現用の伝送路とインタフェイスを行
う現用系のインタフェイス盤にには、常時クロックまた
は、電源を供給し、予備系の伝送路とインタフェイスを
行うインタフェイス盤には、所定の周期毎にクロックま
たは電源を供給することにより、クロックや電源が供給
された間のみ予備系が動作する。従って、予備系には、
常時クロックまたは電源が供給されないので、クロック
や、電源が供給されない間は、予備系のインタフェイス
盤では、電力が消費されない。
【００２７】また、本発明は、現用系の光インタフェイ
ス盤では通常の伝送路信号処理を行い、予備系の光イン
タフェイス盤では、ある一定周期毎に伝送路信号処理部
にのみクロックまたは電源を供給し、他の処理部（予備
伝送路）には、クロックまたは電源を供給しないことに
より、予備系に供給される電力がさらに低減される。
【００２８】また、本発明は、現用系の光インタフェイ
ス盤では、常時クロックや電源を供給し、予備系の光イ
ンタフェイス盤には、伝送路信号処理部にのみクロック
または電源を供給し、他の処理部（予備伝送路）には、
周期的にクロックや電源を供給することにより、予備伝
送路に供給されるクロックまたは、電源が連続的ではな
いため、クロックが供給されるまでの時間分、予備系の
光インタフェイス盤の電力の消費を低減することができ
る。
【００２９】
【実施例】以下、図面と共に、本発明の好ましい実施例
を詳細に説明する。
【００３０】図１は、本発明のシステム構成を示す。各
伝送装置Ａ，Ｂは、現用・予備系制御部１０と現用系及
び、予備系の光インタフェイス盤１００ａ，１００ｂを
有する。現用・予備系制御部１０は、図２（Ａ）に示す
ようにクロックを生成するクロック生成部１、予備系の
光インタフェイス盤１００ｂにクロック生成部１で生成
されたクロックを供給する周期を制御する周期信号を生
成するための予備系動作周期信号生成部２、及び光イン
タフェイス盤を現用系として用いるか予備系として用い
るかの判定を行う現用／予備判定部３を有する。また、
現用・予備系制御部１０は図２（Ｂ）に示すようにクロ
ック生成部１を電源供給部４に替えて、電源供給部４か
ら光インタフェイス盤１００に電源を供給する構成であ
ってもよい。なお、現用系・予備系光インタフェイス盤
１００ａ，１００ｂの構成や動作は、図１５、図１６と
同様である。
【００３１】《第１の実施例》図３は、本発明の第１の
実施例の概要を示す図である。なお、同図では、光イン
タフェイス盤１００は１つのみ図示しているが、現用／
予備判定部３からの判定信号により光インタフェイス盤
１００を現用系または予備系として利用するものとす
る。
【００３２】同図に示す冗長構成を有する伝送装置は、
クロック生成部１、予備系動作周期信号生成部２、現用
／予備判定部３及び光インタフェイス盤１００1 〜１０
０nより構成される。光インタフェイス盤１００は、現
用／予備切替え部５００、伝送信号処理部１１０、装置
内インタフェイス部１２０から構成される。
【００３３】図４は、本発明の第１の実施例を説明する
ための図である。図４中、図３と同一構成部分には同一
符号を付す。クロック生成部１は光インタフェイス盤１
００の現用／予備系切替え部５００に入力するクロック
信号ａを生成する。予備系動作周期信号生成部２は、光
インタフェイス盤１００が予備系として動作する場合に
クロックを供給する周期信号ｂを生成し、光インタフェ
イス盤１００の現用／予備切替え部５００に供給する。
現用／予備判定部３は、光インタフェイス盤１００を予
備系とするか、現用系とするかの判定を行い、判定結果
ｃを光インタフェイス盤１００の現用／予備切替え部５
００に送出する。現用／予備切替え部５００は、ＡＮＤ
回路５０１とセレクタ５０２より構成される。
【００３４】図５のタイムチャートのアルファベット記
号と図４内のアルファベット記号は対応するものとす
る。クロック生成部１で生成されたクロック信号ａと、
予備系動作周期信号生成部２で生成された周期信号ｂ
は、ＡＮＤ回路５０１に入力される。ＡＮＤ回路５０１
は、クロック信号ａと周期信号ｂのＡＮＤ演算を行い、
セレクタ５０２に演算後の信号ｄを送出する。
【００３５】セレクタ５０２は、クロック生成部１で生
成されたクロック信号ａと現用／予備判定部３からの判
定信号ｃ、ＡＮＤ演算後の信号ｄが入力される。現用／
予備判定部３から出力される判定信号ｃが“予備”の場
合には、セレクタ５０２は、信号ｄ、クロック信号ａ、
判定信号ｃにより伝送路信号処理部１１０、装置内イン
タフェイス部１２０を予備系として、周期信号ｂの間ク
ロックを供給する。図５の例では、判定信号ｃがハイレ
ベルの場合には現用系動作とし、ローレベルの場合には
予備系動作とする。即ち、信号ｄがオン、クロック信号
ａがオン、現用／予備判定部３からの判定信号ｃが予備
を表す時、光インタフェイス盤１００を予備系とし、伝
送路信号処理部１１０及び装置内インタフェイス部１２
０にクロック信号ｅ，ｆを供給する。
【００３６】図５において、クロック信号ａは、クロッ
ク生成部１で周期的に生成され、ＡＮＤ回路５０１とセ
レクタ５０２に供給される。周期信号ｂは、予備系動作
周期信号生成部２でクロック信号ａを所定の周期の間供
給する周期指示を行う。信号ｄは、信号ａ及び信号ｂの
両方の信号がＡＮＤ回路５０１に入力されたタイミング
で発生する。即ち、信号ｄは、光インタフェイス盤１０
０が予備系として機能する場合に、光インタフェイス盤
１００の伝送路信号処理部１１０、装置内インタフェイ
ス部１２０にクロック信号ａを供給するための条件信号
である。クロック信号ｅ，ｆはセレクタ５０２より同じ
タイミングで伝送路信号処理部１１０、装置内インタフ
ェイス部１２０に送出される。
【００３７】光インタフェイス盤１００は、現用／予備
判定部３の判定結果が“現用”である場合には、現用系
として使用され、判定結果が“予備”である場合には、
予備系として使用される。従って、セレクタ５０２は、
現用／予備判定部３の判定結果が“現用”である判定信
号ｃとクロック生成部１で生成されたクロック信号ａが
入力されると、現用系である光インタフェイス盤１００
の伝送路信号処理部１１０と装置内インタフェイス部１
２０にクロック信号を供給する。一方、セレクタ５０２
は、判定結果が“予備”である判定信号ｃがセレクタ５
０２に入力され、ＡＮＤ回路５０１に予備系動作周期信
号生成部２からの周期信号ｂとクロック信号ａの両方の
信号が入力され、信号ｄが出力された場合に、予備系の
光インタフェイス盤１００の伝送路信号処理部１１０と
装置内インタフェイス部１２０に、周期信号ｂに対応す
る時間クロック信号ｅ，ｆを供給する。
【００３８】上記に示すように、本実施例では、現用系
のインタフェイス盤１００ａは通常の伝送路信号処理を
行い、予備系のインタフェイス盤１００ｂは、予備系動
作周期信号生成部２からの周期信号ｂが入力される周期
に応じてクロック信号ａをクロック生成部１より供給さ
れる。従って、伝送装置は、周期信号ｂが供給されてい
る間のみ現用系の光インタフェイス盤１００ａと予備系
の光インタフェイス盤１００ｂが同時に動作するが、周
期信号ｂが供給されない時間は、予備系の光インタフェ
イス盤１００ｂにクロック信号ａが供給されないため
に、光インタフェイス盤の消費電力が低減される。
【００３９】《第２の実施例》次に、本発明の第２の実
施例を説明する。
【００４０】図６は、本発明の第２の実施例の伝送装置
の概要を示す。同図は、第１の実施例の図３のクロック
生成部１を電源供給部４に置き換えたものである。ま
た、図７は、本発明の第２の実施例を説明するための図
であり、図４のクロック生成部２を電源供給部４に置き
換えたものである。図７において、セレクタ５０２は、
現用／予備判定部３からの判定信号ｃが“現用”である
場合には、光インタフェイス盤１００ａの伝送路信号処
理部１１０及び装置内インタフェイス部１２０に常時、
電源供給部４から供給される電源ｇを供給する。一方、
ＡＮＤ回路５０１は、現用／予備判定部３からの判定信
号ｃが“予備”である場合には、電源供給部４からの電
源ｇと予備系動作周期信号生成部２からの周期信号ｂが
入力されて、予備系動作のための信号ｄをセレクタ５０
２に入力する。セレクタ５０２は、判定信号ｃ（予備）
と信号ｄが入力された場合に、電源供給をオン状態と
し、電源ｅ，ｆを伝送路信号処理部１１０及び装置内イ
ンタフェイス部１２０に供給する。この時、電源ｅ，ｆ
が供給される周期は、予備系動作周期信号生成部２から
出力される周期信号ｂ成分に対応する。従って、周期信
号ｂが供給されている間、現用系と予備系の光インタフ
ェイス盤１００ａ，ｂの両方に電源が供給が、周期信号
ｂが供給されていない時間は、予備系の光インタフェイ
ス盤１００ｂには電源が供給されないために光インタフ
ェイス盤の消費電力を低減される。
【００４１】《第３の実施例》次に、本発明の第３の実
施例を説明する。
【００４２】図８は、本発明の第３の実施例を説明する
ための図である。図８に示す構成は、第１の実施例の図
４の構成に加えてセレクタを１つ加えたものである。ク
ロック生成部１は生成したクロック信号ａをＡＮＤ回路
５０１に送出すると共に、セレクタ５０２、５０３にも
送出する。
【００４３】図８において、セレクタ５０２は、現用／
予備判定部３の判定結果ｃが“現用”である場合には、
常に現用系の光インタフェイス盤１００ａの伝送路信号
処理部１１０にクロック信号ｅを供給する。また、セレ
クタ５０３は常時現用系の装置内インタフェイス部１２
０にクロック信号ｆを供給する。
【００４４】一方、現用／予備判定部３の判定結果が
“予備”である場合には、ＡＮＤ回路５０１は、予備系
動作周期信号生成部２からの周期信号ｂとクロック信号
ａが入力される。ＡＮＤ回路５０１は、信号ａと信号ｂ
のＡＮＤ演算を行い、両方の信号が入力されている場合
に、信号ｄを出力する。セレクタ５０２は、ＡＮＤ回路
５０１からの信号ｄとクロック信号ａ及び信号ｃ（予備
系）が入力された場合に、信号ｂの周期に応じてクロッ
ク信号ｅを予備系の光インタフェイス盤１００ｂの伝送
路信号処理部１１０に供給する。また、セレクタ５０３
は、図９のｆに示すように、クロック信号ａと信号ｃ
（予備）が入力されてもクロック信号を装置内インタフ
ェイス部１２０には供給しない。
【００４５】上記のように、本実施例では、現用系の光
インタフェイス盤１００ａは、通常の伝送路信号処理の
ために、常時クロック信号を供給し、予備系のインタフ
ェイス盤１００ｂは、ある一定の周期毎に伝送路処理部
１１０のみにクロック信号ａを供給し、装置内インタフ
ェイス部１２０にはクロック信号ａは供給しない。
【００４６】従って、本実施例は、現用／予備判定部３
により予備系が選択された場合でも予備系の伝送路信号
処理部１１０だけにクロック信号ａが供給されるため、
上記の実施例よりさらに消費電力を低減することができ
る。
【００４７】《第４の実施例》図１０は、本発明の第４
の実施例を説明するための図である。同図に示す例は、
図８のクロック生成部１を電源供給部４に替えた構成で
ある。本実施例では、現用／予備判定部３から出力され
た信号が“現用”の場合には、現用系の光インタフェイ
ス盤１００ａに対して、セレクタ５０２は、伝送路信号
処理部１１０に常時、電源を供給し、セレクタ５０３
は、装置内インタフェイス部１２０に常時電源を供給す
る。また、現用／予備判定部３から出力された信号が
“予備”の場合には、予備系の光インタフェイス盤１０
０ｂに対して、セレクタ５０２は、伝送路信号処理部１
１０に予備系動作周期信号生成部２から出力された周期
信号に従って、電源を供給する。セレクタ５０３は、装
置内インタフェイス部１２０に対しては何も出力しな
い。
【００４８】従って、本実施例は、現用／予備判定部３
により予備系が選択された場合でも予備系の伝送路信号
処理部１１０のみに電源が供給されるため、上記第３の
実施例と同様に前述の第１及び第２の実施例に加えてさ
らに消費電力を低減することができる。
【００４９】《第５の実施例》図１１は、本発明の第５
の実施例を説明するための図である。同図に示す例は、
前述の第２の実施例の構成と同様であるが、クロック生
成部１からのクロック信号がＡＮＤ回路５０１及びセレ
クタ５０２に入力されると共に、直接伝送路信号処理部
１１０に入力される点が異なる。
【００５０】同図に示す構成の動作を説明する。図１２
は、本発明の第５の実施例のタイムチャートである。ク
ロック生成部１は、クロック信号ａをＡＮＤ回路５０１
に入力するとともに、セレクタ５０２にも入力する。さ
らに、伝送路信号処理部１１０にも入力される。この信
号をクロック信号ｅとする。
【００５１】図１２に示すようにクロック信号ｅは、ク
ロック信号ａと同じタイミングで生成された信号であ
る。従って、クロック信号ａが現用系の光インタフェイ
ス盤１００ａの伝送路信号処理部１１０及び予備系の光
インタフェイス盤１００ａの伝送路信号処理部１１０の
両方に常時供給される。
【００５２】現用／予備判定部３からの信号ｃが“予
備”である場合に、ＡＮＤ回路５０１は、予備系動作周
期信号生成部２から周期信号ｂとクロック生成部１から
クロック信号ａが入力されるとＡＮＤ演算を行い、その
演算結果の信号ｄをセレクタ５０２に出力する。セレク
タ５０２は、演算結果の信号ｄとクロック信号ａ及び現
用／予備判定部３からの信号ｃが入力される。セレクタ
５０２は、現用／予備判定部３から“予備”であるとい
う判定信号ｃが入力された場合に、予備系動作周期信号
生成部２からの周期信号ｂに従って装置内インタフェイ
ス部１２０にクロック信号ｆを供給する。図１２に示す
ように、現用・予備信号ｃが“予備”となり、周期信号
ｂがオン状態になると、信号ｆがオン状態となり装置内
インタフェイス部１２０にクロック信号ａが供給され
る。
【００５３】従って、現用系の光インタフェイス盤１０
０1 は常時、クロック信号が供給され、通常の伝送路信
号処理を行う。予備系の光インタフェイス盤１００
2 は、伝送路信号処理部１１０にのみ常時クロック信号
ａを供給し、信号処理を実行させ、装置内インタフェイ
ス部１２０では、ある一定周期毎に動作クロックを供給
する。これにより、本実施例は、伝送路信号処理部１１
０には、常時クロックを供給するが、装置内インタフェ
イス部１２０へのクロック供給は所定周期毎に供給され
るため、クロックが供給されていない、即ち、動作が停
止している時間分、消費電力を低減することができる。
【００５４】《第６の実施例》次に、第６の実施例を説
明する。図１３は本発明の第６の実施例を説明するため
の図である。同図は、図１１の構成のうちクロック生成
部１を電源供給部４に替えた構成である。従って、現用
系の光インタフェイス盤１００1 は通常の伝送路信号処
理を行う。予備系の光インタフェイス盤１００2 の伝送
路信号処理部１１０は常時電源を電源供給部４から供給
されて、信号処理を実行し、装置内インタフェイス部１
２０は、予備系動作周期信号生成部５からの周期信号が
オン状態になる所定の周期毎に電源が供給される。これ
により、本実施例は、伝送路信号処理部１１０には、常
時電源を供給するが、装置内インタフェイス部１２０へ
の電源供給は所定周期毎に供給されるため、電源が供給
されていない、即ち、動作が停止している時間分、消費
電力を低減することができる。
【００５５】なお、第１の実施例〜第６の実施例におい
て、現用／予備切替え部５００の構成は、それぞれの主
旨に沿った設計であればよく、ＡＮＤ回路５０１とセレ
クタ５０２、５０３の組み合わせに限定されない。
【００５６】なお、本発明は、上記の実施例に限定され
ることなく、特許請求の範囲内で種々変更が可能であ
る。
【００５７】
【発明の効果】上述のように本発明によれば、現用系、
予備系の冗長構成をとっている伝送路制御装置は、ある
周期毎にクロックや電源を供給する、または予備系のう
ち伝送路信号処理部にのみクロックや電源を供給するこ
とにより、使用していない予備系を構成する光インタフ
ェイス盤の消費電力を低減することが可能である。従っ
て、現用系と予備系が１：１の比率で電力消費すること
がなくなる。
【図面の簡単な説明】
【図１】本発明のシステム構成図である。
【図２】本発明の現用・予備制御部の構成図である。
【図３】本発明の第１の実施例の伝送装置の概要を示す
図である。
【図４】本発明の第１の実施例を説明するための図であ
る。
【図５】本発明の第１の実施例の各信号のタイムチャー
トである。
【図６】本発明の第２の実施例の伝送装置の概要を示す
図である。
【図７】本発明の第２の実施例を説明するための図であ
る。
【図８】本発明の第３の実施例を説明するための図であ
る。
【図９】本発明の第３の実施例の各信号のタイムチャー
トである。
【図１０】本発明の第４の実施例を説明するための図で
ある。
【図１１】本発明の第５の実施例を説明するための図で
ある。
【図１２】本発明の第５の実施例の各信号のタイムチャ
ートである。
【図１３】本発明の第６の実施例を説明するためのタイ
ムチャートである。
【図１４】従来の伝送系の冗長構成を示す図である。
【図１５】従来の伝送装置内の光インタフェイス盤の構
成図である。
【図１６】従来の伝送装置内の装置内インタフェイス部
の構成図である。
【符号の説明】
１ クロック生成部 ２ 予備系動作周期信号生成部 ３ 現用／予備判定部 ４ 電源供給部 １０ 現用・予備制御部 ２０ 現用系伝送路 ３０ 予備系伝送路 １００ 光インタフェイス盤 １００ａ 現用系光インタフェイス盤 １００ｂ 予備系光インタフェイス盤 １１０ 伝送路信号処理部 １１１ フレーム同期部 １１２ 伝送路誤り検出部 １１３ オーバヘッド検出部 １１４ ポインタ検出部 １１５ 伝送路誤り検出信号付加部 １１６ オーバヘッド付加部 １１７ ポインタ付加部 １２０ 装置内インタフェイス部 １２１ 装置内ポインタ処理部 １２２ 装置内誤り検出信号付加部 １２３ フレームタイミングスタンプ付加部 １２４ フレームタイミングスタンプ検出部 １２５ 装置内誤り検出部 １２６ 装置内ポインタ検出部 １３０ 光・電気変換部 １４０ 電気・光変換部 ２００ 選択部 ３００ 電源供給部 ５００ 現用／予備切替え部 ５０１ ＡＮＤ回路 ５０２ セレクタ ５０３ セレクタ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 伝送路を介して入力された信号の処理を
    行う伝送路信号処理手段（１１０）と装置内とのインタ
    フェイスを行う予備伝送路（１２０）を有する現用系の
    インタフェイス盤（１００ａ）と予備系のインタフェイ
    ス盤（１００ｂ）の冗長構成を有する伝送路制御装置に
    おいて、 現用系の該インタフェイス盤（１００ａ）に常時電力を
    供給すると共に、予備系の該インタフェイス盤（１００
    ｂ）の伝送路信号処理手段（１１０ｂ）及び予備伝送路
    （１２０ｂ）の少なくとも該伝送路信号処理手段（１１
    ０ｂ）に電力の供給を行うための制御を行う現用・予備
    制御手段（１０）と、 該現用・予備制御手段（１０）の制御に応じて該インタ
    フェイス盤を現用系または予備系に切替え、現用系に切
    り替えられている該インタフェイス盤（１００ａ）には
    常時電力を供給し、予備系に切り替えられている該イン
    タフェイス盤（１００ｂ）の該伝送路信号処理手段（１
    １０ｂ）及び該予備伝送路（１２０ｂ）の少なくとも該
    伝送路信号処理手段（１１０ｂ）に電力の供給を行う電
    力供給制御手段（５００）を有するインタフェイス盤
    （１００）を含むことを特徴とする冗長系伝送路運用シ
    ステム。
  2. 【請求項２】 前記現用・予備制御手段（１０）は、 前記インタフェイス盤（１００）を現用系または予備系
    として利用するかを判定する現用／予備判定部（３）
    と、クロック信号を生成し、前記インタフェイス盤（１
    ００）にクロック信号を出力するクロック生成手段
    （１）と、該現用／予備判定部（３）の判定結果が予備
    系であり、前記インタフェイス盤（１００）を予備系と
    して使用する場合に、該クロック信号を供給するための
    所定の周期を該予備系のインタフェイス盤（１００ｂ）
    に出力する予備系動作周期信号生成部（２）とを有し、 該インタフェイス盤（１００）の前記電力供給制御手段
    （５００）は、 該現用／予備系判定部（３）からの判定結果が現用であ
    る場合には、該クロック生成手段（１）から入力される
    クロック信号を該現用系のインタフェイス盤（１００
    ａ）の前記伝送路信号処理手段（１１０ａ）及び前記予
    備伝送路（１２０ａ）の両方に供給し、該判定結果が予
    備である場合には、該クロック信号を該予備系動作周期
    信号生成部（２）から入力される該周期信号に従って該
    予備系のインタフェス盤（１００ｂ）に供給する請求項
    １記載の冗長系伝送路運用システム。
  3. 【請求項３】 前記電力供給制御手段（５００）は、 前記現用／予備系判定部（３）からの判定結果が現用で
    ある場合には、前記クロック生成手段（１）から入力さ
    れるクロック信号を前記現用系のインタフェイス盤（１
    ００ａ）の前記伝送路信号処理手段（１１０ａ）と前記
    予備伝送路（１２０ａ）の両方に供給し、該判定結果が
    予備である場合には、前記予備系動作周期信号生成部
    （２）から入力される前記周期信号に従って前記予備系
    のインタフェイス盤（１００ｂ）の前記伝送路信号処理
    部（１１０ｂ）にのみ供給し、前記予備伝送路（１２０
    ｂ）には供給しない請求項２記載の冗長系伝送路運用シ
    ステム。
  4. 【請求項４】 前記電力供給制御手段（５００）は、 前記現用／予備系判定部（３）からの判定結果が現用で
    ある場合には、前記クロック生成手段（１）から入力さ
    れるクロック信号を前記現用系のインタフェイス盤（１
    ００ａ）に供給し、該判定結果が予備である場合には、
    前記予備系のインタフェイス盤（１００ｂ）の前記伝送
    路信号処理部（１１０ｂ）にクロック信号を供給すると
    共に、前記予備系動作周期信号生成部（２）から入力さ
    れる前記周期信号に従って前記予備伝送路（１２０ｂ）
    にクロック信号を供給する請求項２記載の冗長系伝送路
    運用システム。
  5. 【請求項５】 前記現用・予備制御手段（１０）は、 前記インタフェイス盤（１００）を現用系または予備系
    として利用するかを判定する現用／予備判定部（３）
    と、前記インタフェイス盤（１００）に電源を供給をす
    る電源供給手段（４）と、該現用／予備判定部（３）の
    判定結果が予備系であり、前記インタフェイス盤を予備
    系として使用する場合に、該電源を供給するための所定
    の周期を該インタフェイス盤（１００）に出力する予備
    系動作周期信号生成部（２）とを有し、 前記インタフェイス盤（１００）の前記電力供給制御手
    段（５００）は、 該現用／予備系判定部（３）からの判定結果が現用であ
    る場合には、該電源供給手段（４）から供給される電源
    を該現用系のインタフェイス盤（１００ａ）の前記伝送
    路信号処理手段（１１０ａ）及び前記予備伝送路（１２
    ０ａ）の両方に供給し、該判定結果が予備である場合に
    は、供給される該電源を該予備系動作周期信号生成部
    （２）から入力される該周期信号に従って該予備系のイ
    ンタフェス盤（１００ｂ）に供給する請求項１記載の冗
    長系伝送路運用システム。
  6. 【請求項６】 前記電力供給制御手段（５００）は、 前記現用／予備系判定部（３）からの判定結果が現用で
    ある場合には、前記電源供給手段（４）から供給される
    電源を、前記現用系のインタフェイス盤（１００ａ）の
    前記伝送路信号処理手段（１１０ａ）及び前記予備伝送
    路（１２０ａ）に供給し、該判定結果が予備である場合
    には、前記予備系動作周期信号生成部（２）から入力さ
    れる前記周期信号に従って前記予備系のインタフェイス
    盤（１００ｂ）の前記伝送路信号処理部（１１０ｂ）に
    のみ供給し、前記予備伝送路（１２０）には供給しない
    請求項５記載の冗長系伝送路運用システム。
  7. 【請求項７】 前記電力供給制御手段（５００）は、 前記現用／予備系判定部（３）からの判定結果が現用で
    ある場合には、前記電源供給手段（４）から供給される
    電源を前記現用系のインタフェイス盤（１００ａ）の前
    記伝送路信号処理手段（１１０ａ）及び前記予備伝送路
    （１２０ａ）に供給し、該判定結果が予備である場合に
    は、前記予備系のインタフェイス盤（１００ｂ）の前記
    伝送路信号処理部（１１０ｂ）に電源を供給すると共
    に、前記予備系動作周期信号生成部（２）から入力され
    る前記周期信号に従って前記予備伝送路（１２０ｂ）に
    電源を供給する請求項５記載の冗長系伝送路運用システ
    ム。
  8. 【請求項８】 冗長構成を有する伝送制御装置におい
    て、 現用系の伝送路（２０）とのインタフェイスを行う現用
    系のインタフェイス盤（１００ａ）には、常時の電力の
    供給を行い、 予備の伝送路（３０）とのインタフェイスを行う予備系
    のインタフェイス盤（１００ｂ）には、ある所定の周期
    毎に電力の供給を行う冗長系伝送路運用方法。
  9. 【請求項９】 冗長構成を有する伝送制御装置におい
    て、 現用の伝送路（２０）とのインタフェイスを行う現用系
    のインタフェイス盤（１００ａ）に常時の電力の供給を
    行い、 予備の伝送路（３０）とのインタフェイスを行う予備系
    のインタフェイス盤（１００ｂ）のうち伝送路（２０）
    からの信号を処理する伝送路信号処理部（１１０ｂ）に
    は、所定の周期毎に常時電力の供給を行い、該伝送路信
    号処理部（１１０）以外には電力の供給を行わない冗長
    系伝送路運用方法。
  10. 【請求項１０】 冗長構成を有する伝送制御装置におい
    て、 現用の伝送路（２０）とのインタフェイスを行う現用系
    のインタフェイス盤（１００ａ）に常時の電力の供給を
    行い、 予備の伝送路（３０）とインタフェイスを行う予備系の
    インタフェイス盤（１００ｂ）のうち伝送路信号処理部
    （１１０ｂ）には、常時電力の供給を行い、該伝送路信
    号処理部（１１０ｂ）以外の予備伝送路（１２０ｂ）に
    はある一定の周期毎に電力の供給を行う冗長系伝送路運
    用方法。
  11. 【請求項１１】 前記電力の供給方法として、クロック
    を発生させ供給する請求項８、９、１０記載の冗長系伝
    送路運用方法。
  12. 【請求項１２】 前記電力の供給方法として、電源を供
    給する請求項８、９、１０記載の冗長系伝送路運用方
    法。
JP6046194A 1994-03-16 1994-03-16 冗長系伝送路運用システム及び冗長系伝送路運用方法 Withdrawn JPH07264171A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6046194A JPH07264171A (ja) 1994-03-16 1994-03-16 冗長系伝送路運用システム及び冗長系伝送路運用方法
US08/297,147 US5557636A (en) 1994-03-16 1994-08-29 Method and system of operating redundant transmission line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6046194A JPH07264171A (ja) 1994-03-16 1994-03-16 冗長系伝送路運用システム及び冗長系伝送路運用方法

Publications (1)

Publication Number Publication Date
JPH07264171A true JPH07264171A (ja) 1995-10-13

Family

ID=12740263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6046194A Withdrawn JPH07264171A (ja) 1994-03-16 1994-03-16 冗長系伝送路運用システム及び冗長系伝送路運用方法

Country Status (2)

Country Link
US (1) US5557636A (ja)
JP (1) JPH07264171A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011148510A1 (ja) * 2010-05-28 2011-12-01 富士通株式会社 伝送装置及び伝送装置制御方法
JP2012151721A (ja) * 2011-01-20 2012-08-09 Hitachi Ltd 通信システム及び通信装置
JP2015186201A (ja) * 2014-03-26 2015-10-22 日本電気通信システム株式会社 送信装置、受信装置および送信方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08205105A (ja) * 1995-01-26 1996-08-09 Hitachi Denshi Ltd ディジタル信号伝送システム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567252A (en) * 1978-11-16 1980-05-21 Fujitsu Ltd Stand-by circuit switching system
JPS60198933A (ja) * 1984-03-22 1985-10-08 Toshiba Corp 二重化方式
EP0315970B1 (en) * 1987-11-10 1994-08-03 Nec Corporation Channel switching system
US5311551A (en) * 1992-01-24 1994-05-10 At&T Bell Laboratories Digital signal hardware protection switching

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011148510A1 (ja) * 2010-05-28 2011-12-01 富士通株式会社 伝送装置及び伝送装置制御方法
JP5594363B2 (ja) * 2010-05-28 2014-09-24 富士通株式会社 伝送装置及び伝送装置制御方法
US9032257B2 (en) 2010-05-28 2015-05-12 Fujitsu Limited Transmission apparatus and transmission apparatus control method
JP2012151721A (ja) * 2011-01-20 2012-08-09 Hitachi Ltd 通信システム及び通信装置
JP2015186201A (ja) * 2014-03-26 2015-10-22 日本電気通信システム株式会社 送信装置、受信装置および送信方法

Also Published As

Publication number Publication date
US5557636A (en) 1996-09-17

Similar Documents

Publication Publication Date Title
JP3424901B2 (ja) 多重系制御装置の同期方式および同期方法
CN111082888B (zh) 一种船用分布式光纤授时系统
JPH07264171A (ja) 冗長系伝送路運用システム及び冗長系伝送路運用方法
US5469427A (en) Transmission line control system and interface unit therefor
JP3312586B2 (ja) 待機状態での電流消耗を減少させたメモリ素子の入力バッファ
JPH1118295A (ja) 並列運転電源制御方式
JP2738223B2 (ja) クロック供給方式
KR100291033B1 (ko) 네트웍 시스템의 클락 이중화 관리 장치 및방법
JPH0635739A (ja) 切替制御方式
JP2004013799A (ja) クロック切り替えシステム
JPH118643A (ja) タイミングソース切替方法及びシステム
KR930008727B1 (ko) 입력 클럭 선택 제어방법
JP3070664B2 (ja) ラインプロテクション制御方式
JP3017814B2 (ja) 速度変換装置
KR100374721B1 (ko) 셀버스 및 블럭 상태 보드 이중화 장치 및 방법
KR100407341B1 (ko) 교환시스템의 시각정보 정확도 향상방법
KR960010881B1 (ko) 전전자 교환기의 가입자 회로 제어방법
JP2984965B2 (ja) ディジタル制御装置
JPS61184619A (ja) 電源制御装置
JPH07146846A (ja) マルチプロセッサシステム
JPH08106401A (ja) 冗長構成を持つパッケージ
JPH089478A (ja) 構内交換機の網同期クロック選択回路
JPH04100397A (ja) クロスコネクト装置
JPH0556056A (ja) 通信システム
JPH1023106A (ja) 信号伝送装置、信号伝送システム及び信号伝送方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010605