JPH118643A - タイミングソース切替方法及びシステム - Google Patents
タイミングソース切替方法及びシステムInfo
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- JPH118643A JPH118643A JP9172736A JP17273697A JPH118643A JP H118643 A JPH118643 A JP H118643A JP 9172736 A JP9172736 A JP 9172736A JP 17273697 A JP17273697 A JP 17273697A JP H118643 A JPH118643 A JP H118643A
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- station
- master
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- clock
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Abstract
(57)【要約】
【課題】 ネットワーク同期を確立する際のネットワー
クの負荷を軽減すると共に、マスタクロックの障害が発
生した場合であってもタイミングループの発生を防止で
きるタイミングソース切替方法及びシステムを提供す
る。 【解決手段】 複数のノードがループ状に接続され、マ
スタ／スレーブ同期方式により同期を確立する同期網に
おいて、マスタ局は同期網にタイミングを供給するマス
タクロックが正常であるか否かを示す情報を含む２ビッ
ト情報ブロックを予め定められた周期で送信する。各ス
レーブ局は、２ビット情報ブロックがマスタクロックの
障害発生を示す場合には自局がマスタ局に替わりうるか
否かを判定し、マスタ局に替わりうる場合にはその旨を
示す情報を含む２ビット情報ブロックを送信し、マスタ
局に替わり得ない場合には受信した情報ブロックをその
まま送信する。同期網を通してマスタ局に戻ってきた情
報ブロックに含まれる情報に従って同期網のタイミング
ソースを切り替える。
クの負荷を軽減すると共に、マスタクロックの障害が発
生した場合であってもタイミングループの発生を防止で
きるタイミングソース切替方法及びシステムを提供す
る。 【解決手段】 複数のノードがループ状に接続され、マ
スタ／スレーブ同期方式により同期を確立する同期網に
おいて、マスタ局は同期網にタイミングを供給するマス
タクロックが正常であるか否かを示す情報を含む２ビッ
ト情報ブロックを予め定められた周期で送信する。各ス
レーブ局は、２ビット情報ブロックがマスタクロックの
障害発生を示す場合には自局がマスタ局に替わりうるか
否かを判定し、マスタ局に替わりうる場合にはその旨を
示す情報を含む２ビット情報ブロックを送信し、マスタ
局に替わり得ない場合には受信した情報ブロックをその
まま送信する。同期網を通してマスタ局に戻ってきた情
報ブロックに含まれる情報に従って同期網のタイミング
ソースを切り替える。
Description
【０００１】
【発明の属する技術分野】本発明はマスタ局と複数のス
レーブ局とからなるループ状のネットワークシステムに
係り、特にネットワーク同期のためのクロック供給の切
替に関する。
レーブ局とからなるループ状のネットワークシステムに
係り、特にネットワーク同期のためのクロック供給の切
替に関する。
【０００２】
【従来の技術】同期が確立したデジタルネットワークで
は、同期多重、クロスコネクト、あるいは時分割交換な
どネットワークの運用性を飛躍的に向上させる機能を実
現することができるために、ネットワークの同期をどの
ように実現するかは非常に重要な技術である。このため
に、ネットワーク同期のためのクロックをどのようにデ
ジタルネットワークに供給するかについては従来より種
々の方式が提案されており、その１つとして従属同期方
式（マスタ／スレーブ同期方式）がある。
は、同期多重、クロスコネクト、あるいは時分割交換な
どネットワークの運用性を飛躍的に向上させる機能を実
現することができるために、ネットワークの同期をどの
ように実現するかは非常に重要な技術である。このため
に、ネットワーク同期のためのクロックをどのようにデ
ジタルネットワークに供給するかについては従来より種
々の方式が提案されており、その１つとして従属同期方
式（マスタ／スレーブ同期方式）がある。
【０００３】ＳＯＮＥＴ（Synchronous Optical Networ
k）システムでは、マスタ局が各タイミングレファレン
ス（Timing Reference）のうち最も高いクオリティレベ
ルＱＬ（Quality Level）を４ビットの情報フレームと
して隣接スレーブ局へ送信する。この情報フレームを同
期メッセージバイト（Sync Message Byte）という。ス
レーブ局がこの同期メッセージバイトを受信すると、ス
レーブ局内で最も高いクオリティレベルＱＬのタイミン
グレファレンスを装置内クロックとし、受信した同期メ
ッセージバイトを更に隣接局へ転送する。こうして同期
メッセージバイトがリングネットワークを一巡すること
でネットワークの同期が確立する。なお、最も高いクオ
リティレベルＱＬのタイミングレファレンスが複数存在
する場合には、その中で最も高い優先レベルＰＬ（Prio
rity Level）を有するタイミングレファレンスを選択す
る。
k）システムでは、マスタ局が各タイミングレファレン
ス（Timing Reference）のうち最も高いクオリティレベ
ルＱＬ（Quality Level）を４ビットの情報フレームと
して隣接スレーブ局へ送信する。この情報フレームを同
期メッセージバイト（Sync Message Byte）という。ス
レーブ局がこの同期メッセージバイトを受信すると、ス
レーブ局内で最も高いクオリティレベルＱＬのタイミン
グレファレンスを装置内クロックとし、受信した同期メ
ッセージバイトを更に隣接局へ転送する。こうして同期
メッセージバイトがリングネットワークを一巡すること
でネットワークの同期が確立する。なお、最も高いクオ
リティレベルＱＬのタイミングレファレンスが複数存在
する場合には、その中で最も高い優先レベルＰＬ（Prio
rity Level）を有するタイミングレファレンスを選択す
る。
【０００４】また、同期メッセージバイトを使用しない
で独自のフレームを伝送してネットワーク同期を確立す
る技術が特開平６−２１９５５号公報に開示されてい
る。この技術では、リングネットワークの各ノードにマ
スタ局となる順番（クロック優先順位）を予め定めてお
く。そして、各ノードは自局のクロック優先順位を示す
情報フレームを送信し、受信した優先順位と自局の優先
順位とを比較して、自局の優先順位が高ければマスタ局
となり、低ければスレーブ局となってネットワークの同
期が確立される。
で独自のフレームを伝送してネットワーク同期を確立す
る技術が特開平６−２１９５５号公報に開示されてい
る。この技術では、リングネットワークの各ノードにマ
スタ局となる順番（クロック優先順位）を予め定めてお
く。そして、各ノードは自局のクロック優先順位を示す
情報フレームを送信し、受信した優先順位と自局の優先
順位とを比較して、自局の優先順位が高ければマスタ局
となり、低ければスレーブ局となってネットワークの同
期が確立される。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
６−２１９５５号公報に開示された方式では、ネットワ
ークノード数が多い場合、優先順位を示す情報フレーム
のフレーム長が長くなり、ネットワークの負荷が大きく
なると言う問題を有する。更に、この方式では、独自の
フレームフォーマットをヘッダとして装置内クロックを
決定するために、既存のＳＯＮＥＴ網で使用することが
できない。
６−２１９５５号公報に開示された方式では、ネットワ
ークノード数が多い場合、優先順位を示す情報フレーム
のフレーム長が長くなり、ネットワークの負荷が大きく
なると言う問題を有する。更に、この方式では、独自の
フレームフォーマットをヘッダとして装置内クロックを
決定するために、既存のＳＯＮＥＴ網で使用することが
できない。
【０００６】他方、ＳＯＮＥＴ網の方式では、自局のク
ロックをマスタクロックにするべきかラインからクロッ
クを抽出するべきかを判断する情報が不足しているため
に、タイミングループに陥る場合がある。より詳しく言
えば、マスタクロックに障害が発生した場合には内部ク
ロックよりもラインからのクロックの方がクオリティレ
ベルＱＬが高い。このために、クオリティレベルＱＬ及
び優先レベルＰＬの判定のみで装置内クロックを決定す
ると、ラインから抽出されたクロックが選択され、リン
グネットワーク全体がタイミングループ状態に陥ってし
まう。タイミングループになると、マスタクロックが存
在しないためにクロックの波形が徐々に悪化し、最終的
にはデータ通信が不能となる。
ロックをマスタクロックにするべきかラインからクロッ
クを抽出するべきかを判断する情報が不足しているため
に、タイミングループに陥る場合がある。より詳しく言
えば、マスタクロックに障害が発生した場合には内部ク
ロックよりもラインからのクロックの方がクオリティレ
ベルＱＬが高い。このために、クオリティレベルＱＬ及
び優先レベルＰＬの判定のみで装置内クロックを決定す
ると、ラインから抽出されたクロックが選択され、リン
グネットワーク全体がタイミングループ状態に陥ってし
まう。タイミングループになると、マスタクロックが存
在しないためにクロックの波形が徐々に悪化し、最終的
にはデータ通信が不能となる。
【０００７】そこで、本発明の目的は、ネットワーク同
期を確立する際のネットワークの負荷を軽減するタイミ
ングソース切替方法及びシステムを提供することにあ
る。
期を確立する際のネットワークの負荷を軽減するタイミ
ングソース切替方法及びシステムを提供することにあ
る。
【０００８】本発明の他の目的は、マスタクロックの障
害が発生した場合であっても、タイミングループの発生
を防止できるリングネットワークシステムの同期確立方
法を提供することにある。
害が発生した場合であっても、タイミングループの発生
を防止できるリングネットワークシステムの同期確立方
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明によるタイミング
ソース切替方法及びシステムは、複数のノードがループ
状に接続され、マスタ／スレーブ同期方式により同期を
確立する同期網において、マスタ局は、前記同期網のタ
イミングを供給するマスタクロックが正常であるか否か
を示す情報を含む第１情報ブロックを予め定められた周
期で送信し、各スレーブ局は、前記第１情報ブロックが
前記マスタクロックの障害発生を示す場合には自局がマ
スタ局に替わりうるか否かを判定し、マスタ局に替わり
うる場合にはその旨を示す情報を含む第２情報ブロック
を送信し、マスタ局に替わり得ない場合あるいは前記第
２情報ブロックを受信した場合には受信した情報ブロッ
クをそのまま送信し、前記同期網を通して前記マスタ局
に戻ってきた情報ブロックに含まれる情報に従って、前
記同期網のタイミングソースを切り替える、ことを特徴
とする。
ソース切替方法及びシステムは、複数のノードがループ
状に接続され、マスタ／スレーブ同期方式により同期を
確立する同期網において、マスタ局は、前記同期網のタ
イミングを供給するマスタクロックが正常であるか否か
を示す情報を含む第１情報ブロックを予め定められた周
期で送信し、各スレーブ局は、前記第１情報ブロックが
前記マスタクロックの障害発生を示す場合には自局がマ
スタ局に替わりうるか否かを判定し、マスタ局に替わり
うる場合にはその旨を示す情報を含む第２情報ブロック
を送信し、マスタ局に替わり得ない場合あるいは前記第
２情報ブロックを受信した場合には受信した情報ブロッ
クをそのまま送信し、前記同期網を通して前記マスタ局
に戻ってきた情報ブロックに含まれる情報に従って、前
記同期網のタイミングソースを切り替える、ことを特徴
とする。
【００１０】第１及び第１情報ブロックは、マスタクロ
ックが正常であるか否かを示す情報あるいはスレーブ局
がマスタ局に替わりうるか否かを示す情報を含む情報ブ
ロックであればよいから、２ビットの情報量だけで本発
明のタイミングソース切替のための十分な情報を提供す
ることができる。
ックが正常であるか否かを示す情報あるいはスレーブ局
がマスタ局に替わりうるか否かを示す情報を含む情報ブ
ロックであればよいから、２ビットの情報量だけで本発
明のタイミングソース切替のための十分な情報を提供す
ることができる。
【００１１】
【実施の形態】図１（Ａ）は本発明によるタイミングソ
ース切替方法の一実施形態を適用したリングネットワー
クシステムの概略的構成図であり、同図（Ｂ）は本実施
形態で使用されるマスタークロック情報ビットのフォー
マット図である。ただし、説明を簡略化するために、４
つのノードＡ、Ｂ、Ｃ及びＤからなる双方向リングネッ
トワークを考え、ノードＡをマスタ局、他のノードをス
レーブ局と仮定する。
ース切替方法の一実施形態を適用したリングネットワー
クシステムの概略的構成図であり、同図（Ｂ）は本実施
形態で使用されるマスタークロック情報ビットのフォー
マット図である。ただし、説明を簡略化するために、４
つのノードＡ、Ｂ、Ｃ及びＤからなる双方向リングネッ
トワークを考え、ノードＡをマスタ局、他のノードをス
レーブ局と仮定する。
【００１２】図１（Ａ）に示すようなリングネットワー
クにおいて、マスタ局であるノードＡは定期的にマスタ
クロック情報ビットＭＣＬＫを隣接するノードＢ及び／
又はノードＤへ送信する。マスタクロック情報ビットＭ
ＣＬＫは、図１（Ｂ）に示すように、２ビットの情報を
含み、第１ビットはマスタクロックに障害が発生したか
否かを示し、第２ビットはマスター局に替わりうるスレ
ーブ局の有無を示す。
クにおいて、マスタ局であるノードＡは定期的にマスタ
クロック情報ビットＭＣＬＫを隣接するノードＢ及び／
又はノードＤへ送信する。マスタクロック情報ビットＭ
ＣＬＫは、図１（Ｂ）に示すように、２ビットの情報を
含み、第１ビットはマスタクロックに障害が発生したか
否かを示し、第２ビットはマスター局に替わりうるスレ
ーブ局の有無を示す。
【００１３】図１（Ａ）には、マスタクロックが正常で
ある場合のマスタクロック情報ビットＭＣＬＫの転送状
態が示されている。マスタクロックが正常であれば第１
ビットが”０”であるから、マスタクロック情報ビット
ＭＣＬＫ”００”がノードＡから定期的に送信される。
スレーブ局では、後述するように、マスタクロック情報
ビットＭＣＬＫの第１ビットが”０”であれば、マスタ
クロック情報ビットＭＣＬＫをそのまま後段のノードへ
転送する。従って、マスタクロックが正常であれば、マ
スタ局のノードＡには送信時と同じマスタクロック情報
ビット”００”が戻ってくる。
ある場合のマスタクロック情報ビットＭＣＬＫの転送状
態が示されている。マスタクロックが正常であれば第１
ビットが”０”であるから、マスタクロック情報ビット
ＭＣＬＫ”００”がノードＡから定期的に送信される。
スレーブ局では、後述するように、マスタクロック情報
ビットＭＣＬＫの第１ビットが”０”であれば、マスタ
クロック情報ビットＭＣＬＫをそのまま後段のノードへ
転送する。従って、マスタクロックが正常であれば、マ
スタ局のノードＡには送信時と同じマスタクロック情報
ビット”００”が戻ってくる。
【００１４】図２はマスタノードの内部機能構成の一例
を示す概略的ブロック図である。受信部１０１はネット
ワークのラインから反時計回りの信号を受信し、その受
信信号はスイッチ１０２に取り込まれる。また、スイッ
チ１０２から出力した反時計回りの信号は送信部１０３
からネットワークへ送出される。逆に、時計回りの信号
は受信部１０４によって受信され、スイッチ１０２によ
って取り込まれ、スイッチ１０２から出力した時計回り
の信号は送信部１０５からネットワークへ送出される。
クロック抽出部１０６及び１０７は反時計回り及び時計
回りのラインからクロックをそれぞれ抽出し、プロセッ
サ１０８へ出力する。
を示す概略的ブロック図である。受信部１０１はネット
ワークのラインから反時計回りの信号を受信し、その受
信信号はスイッチ１０２に取り込まれる。また、スイッ
チ１０２から出力した反時計回りの信号は送信部１０３
からネットワークへ送出される。逆に、時計回りの信号
は受信部１０４によって受信され、スイッチ１０２によ
って取り込まれ、スイッチ１０２から出力した時計回り
の信号は送信部１０５からネットワークへ送出される。
クロック抽出部１０６及び１０７は反時計回り及び時計
回りのラインからクロックをそれぞれ抽出し、プロセッ
サ１０８へ出力する。
【００１５】プロセッサ１０８は、リードオンリメモリ
（ＲＯＭ）１０９に格納されたプログラムに従って、タ
イミングレファレンスの選択あるいはタイミングソース
の切替やスイッチ１０２の切替等の制御を行う。例え
ば、プロセッサ１０８は、スイッチ１０２を制御して受
信信号をそのまま送信信号として隣接ノードへ転送した
り、受信信号を取り込んで後述するようなタイミングソ
ース切替動作を実行したりする。更に、プロセッサ１０
８はマスタクロック生成部１１０の障害発生の有無を監
視し、その監視結果に従ってマスタクロック情報生成部
１１１及び１１２を制御する。マスタクロック情報生成
部１１１及び１１２は、プロセッサ１０８の制御の下
で、マスタクロック情報ビットＭＣＬＫを生成し、反時
計回り及び／又は時計回りのラインへ所定周期でそれぞ
れ送出する。
（ＲＯＭ）１０９に格納されたプログラムに従って、タ
イミングレファレンスの選択あるいはタイミングソース
の切替やスイッチ１０２の切替等の制御を行う。例え
ば、プロセッサ１０８は、スイッチ１０２を制御して受
信信号をそのまま送信信号として隣接ノードへ転送した
り、受信信号を取り込んで後述するようなタイミングソ
ース切替動作を実行したりする。更に、プロセッサ１０
８はマスタクロック生成部１１０の障害発生の有無を監
視し、その監視結果に従ってマスタクロック情報生成部
１１１及び１１２を制御する。マスタクロック情報生成
部１１１及び１１２は、プロセッサ１０８の制御の下
で、マスタクロック情報ビットＭＣＬＫを生成し、反時
計回り及び／又は時計回りのラインへ所定周期でそれぞ
れ送出する。
【００１６】ただし、マスタクロック情報生成部１１１
及び１１２をプロセッサ１０８によりプログラム制御に
より実現してもよい。また、マスタクロック生成部１１
０は、マスタ局に設けられたクロック供給源でもよい
し、外部から供給されるものであってもよい。
及び１１２をプロセッサ１０８によりプログラム制御に
より実現してもよい。また、マスタクロック生成部１１
０は、マスタ局に設けられたクロック供給源でもよい
し、外部から供給されるものであってもよい。
【００１７】なお、図２ではマスタ局となるノードの内
部構成を示したが、スレーブ局となるノードも基本的に
は図２に示す構成と同様であり、ＲＯＭ１０９に格納さ
れたプログラムに従って、プロセッサ１０８がスレーブ
局としての動作制御を行う。以下、説明を簡略化するた
めに反時計回りの信号に注目して本実施形態の動作を詳
細に説明する。
部構成を示したが、スレーブ局となるノードも基本的に
は図２に示す構成と同様であり、ＲＯＭ１０９に格納さ
れたプログラムに従って、プロセッサ１０８がスレーブ
局としての動作制御を行う。以下、説明を簡略化するた
めに反時計回りの信号に注目して本実施形態の動作を詳
細に説明する。
【００１８】図３は本実施形態におけるマスタ局の制御
を示すフローチャートである。プロセッサ１０８がマス
タクロックの障害を検出しない場合には（ステップＳ２
０１のＮＯ）、上述したようにマスタクロック情報生成
部１１１はマスタクロック情報ビットＭＣＬＫ”００”
を生成し、送信部１０３によって反時計回りラインへ送
出する。マスタクロックに障害が発生すると（ステップ
Ｓ２０１のＹＥＳ）、プロセッサ１０８はマスタクロッ
ク情報生成部１１１を制御してマスタクロック情報ビッ
トＭＣＬＫ”１０”を生成し、送信部１０３によって反
時計回りに送信すると共に、タイミングレファレンスを
ホールドオーバに変更する（ステップＳ２０３）。そし
て、マスタクロック情報ビットＭＣＬＫの受信待ち状態
となる（ステップＳ２０４）。
を示すフローチャートである。プロセッサ１０８がマス
タクロックの障害を検出しない場合には（ステップＳ２
０１のＮＯ）、上述したようにマスタクロック情報生成
部１１１はマスタクロック情報ビットＭＣＬＫ”００”
を生成し、送信部１０３によって反時計回りラインへ送
出する。マスタクロックに障害が発生すると（ステップ
Ｓ２０１のＹＥＳ）、プロセッサ１０８はマスタクロッ
ク情報生成部１１１を制御してマスタクロック情報ビッ
トＭＣＬＫ”１０”を生成し、送信部１０３によって反
時計回りに送信すると共に、タイミングレファレンスを
ホールドオーバに変更する（ステップＳ２０３）。そし
て、マスタクロック情報ビットＭＣＬＫの受信待ち状態
となる（ステップＳ２０４）。
【００１９】受信部１０１からマスタクロック情報ビッ
トＭＣＬＫ”１０”あるいは”０１”を受信すると（ス
テップＳ２０４のＹＥＳ）、プロセッサ１０８は障害発
生時に送信したマスタクロック情報ビットＭＣＬＫ”１
０”がネットワークを一巡したことを確認し、次のよう
に装置内クロックを決定する。受信したマスタクロック
情報ビットＭＣＬＫが”０１”であれば（ステップＳ２
０５のＹＥＳ）、第２ビットが”１”であるから、リン
グネットワーク内にマスタ局になれるスレーブ局が存在
すると判断し、クオリティレベルＱＬ及び優先レベルＰ
Ｌの判定に従ってクロックを決定する（ステップＳ２０
６）。ここでは、マスタクロックに障害が発生している
から、クロック抽出部１０６によってラインからクロッ
クが取り込まれることになる。他方、受信したマスタク
ロック情報ビットＭＣＬＫが”１０”である場合には
（ステップＳ２０５のＮＯ）、プロセッサ１０８はスレ
ーブ局の中にマスタ局に替わりうる局が存在しないと判
断し、自局のクロックをマスタクロックに決定する。即
ち、プロセッサ１０８はタイミングレファレンスをフリ
ーランに変更し、マスタクロック情報ビットＭＣＬＫ
を”１０”から”００”へ変更する（ステップＳ２０
７）。
トＭＣＬＫ”１０”あるいは”０１”を受信すると（ス
テップＳ２０４のＹＥＳ）、プロセッサ１０８は障害発
生時に送信したマスタクロック情報ビットＭＣＬＫ”１
０”がネットワークを一巡したことを確認し、次のよう
に装置内クロックを決定する。受信したマスタクロック
情報ビットＭＣＬＫが”０１”であれば（ステップＳ２
０５のＹＥＳ）、第２ビットが”１”であるから、リン
グネットワーク内にマスタ局になれるスレーブ局が存在
すると判断し、クオリティレベルＱＬ及び優先レベルＰ
Ｌの判定に従ってクロックを決定する（ステップＳ２０
６）。ここでは、マスタクロックに障害が発生している
から、クロック抽出部１０６によってラインからクロッ
クが取り込まれることになる。他方、受信したマスタク
ロック情報ビットＭＣＬＫが”１０”である場合には
（ステップＳ２０５のＮＯ）、プロセッサ１０８はスレ
ーブ局の中にマスタ局に替わりうる局が存在しないと判
断し、自局のクロックをマスタクロックに決定する。即
ち、プロセッサ１０８はタイミングレファレンスをフリ
ーランに変更し、マスタクロック情報ビットＭＣＬＫ
を”１０”から”００”へ変更する（ステップＳ２０
７）。
【００２０】図４は本実施形態におけるスレーブ局の制
御を示すフローチャートである。ここでは、スレーブ局
が図２の内部構成を有するものとして説明する。先ず、
マスタ局が送信したマスタクロック情報ビットＭＣＬ
Ｋ”００”を受信すると（ステップＳ３０１のＹＥ
Ｓ）、プロセッサ１０８はスイッチ１０２を制御して受
信したマスタクロック情報ビットＭＣＬＫ”００”をそ
のまま送信部１０３へ出力し、反時計方向のラインへ送
信する（ステップＳ３０２）。
御を示すフローチャートである。ここでは、スレーブ局
が図２の内部構成を有するものとして説明する。先ず、
マスタ局が送信したマスタクロック情報ビットＭＣＬ
Ｋ”００”を受信すると（ステップＳ３０１のＹＥ
Ｓ）、プロセッサ１０８はスイッチ１０２を制御して受
信したマスタクロック情報ビットＭＣＬＫ”００”をそ
のまま送信部１０３へ出力し、反時計方向のラインへ送
信する（ステップＳ３０２）。
【００２１】受信したマスタクロック情報ビットＭＣＬ
Ｋが”１０”であれば（ステップＳ３０１のＮＯ、Ｓ３
０３のＹＥＳ）、マスタクロックに障害が発生したこと
を示すから、プロセッサ１０８は自局がマスタ局に替わ
れるかどうかをラインからのクロックのクオリティレベ
ルＱＬとその他のタイミングレファレンスのＱＬとを比
較することで判断する（ステップＳ３０４）。ラインの
ＱＬがその他のタイミングレファレンスのＱＬより低い
場合には（ステップＳ３０４のＹＥＳ）、自局がマスタ
局に替われると判断し、受信したマスタクロック情報ビ
ット”１０”を”０１”に変更し、マスタ局に替わりう
るスレーブ局が存在することを示すマスタクロック情報
ビット”１０”を送信部１０３から反時計方向に送信す
る（ステップＳ３０５）。そして、ラインのＱＬがその
他のタイミングレファレンスのＱＬより高い場合には
（ステップＳ３０４のＮＯ）、自局がマスタ局に替われ
ることができないと判断し、受信したマスタクロック情
報ビット”１０”をそのまま送信部１０３から反時計方
向に送信する（ステップＳ３０６）。
Ｋが”１０”であれば（ステップＳ３０１のＮＯ、Ｓ３
０３のＹＥＳ）、マスタクロックに障害が発生したこと
を示すから、プロセッサ１０８は自局がマスタ局に替わ
れるかどうかをラインからのクロックのクオリティレベ
ルＱＬとその他のタイミングレファレンスのＱＬとを比
較することで判断する（ステップＳ３０４）。ラインの
ＱＬがその他のタイミングレファレンスのＱＬより低い
場合には（ステップＳ３０４のＹＥＳ）、自局がマスタ
局に替われると判断し、受信したマスタクロック情報ビ
ット”１０”を”０１”に変更し、マスタ局に替わりう
るスレーブ局が存在することを示すマスタクロック情報
ビット”１０”を送信部１０３から反時計方向に送信す
る（ステップＳ３０５）。そして、ラインのＱＬがその
他のタイミングレファレンスのＱＬより高い場合には
（ステップＳ３０４のＮＯ）、自局がマスタ局に替われ
ることができないと判断し、受信したマスタクロック情
報ビット”１０”をそのまま送信部１０３から反時計方
向に送信する（ステップＳ３０６）。
【００２２】受信したマスタクロック情報ビットＭＣＬ
Ｋが”０１”であれば（ステップＳ３０３のＮＯ、Ｓ３
０７のＹＥＳ）、上述したようにマスタクロックに障害
が発生し且つマスタ局に替わりうるスレーブ局がすでに
存在していることを示すから、プロセッサ１０８は受信
したマスタクロック情報ビット”０１”をそのまま送信
部１０３から反時計方向に送信する（ステップＳ３０
８）。ステップ３０１、３０３及び３０７で説明したよ
うに、プロセッサ１０８は受信したマスタクロック情報
ビットの第１ビットのみを注目し、第１ビットが”０”
である場合には常時受信したマスタクロック情報ビット
をそのまま送信部１０３から反時計方向に送信し、第１
ビットが”１”である場合には自局がマスタ局に替わる
ことができるか否かを判断する。
Ｋが”０１”であれば（ステップＳ３０３のＮＯ、Ｓ３
０７のＹＥＳ）、上述したようにマスタクロックに障害
が発生し且つマスタ局に替わりうるスレーブ局がすでに
存在していることを示すから、プロセッサ１０８は受信
したマスタクロック情報ビット”０１”をそのまま送信
部１０３から反時計方向に送信する（ステップＳ３０
８）。ステップ３０１、３０３及び３０７で説明したよ
うに、プロセッサ１０８は受信したマスタクロック情報
ビットの第１ビットのみを注目し、第１ビットが”０”
である場合には常時受信したマスタクロック情報ビット
をそのまま送信部１０３から反時計方向に送信し、第１
ビットが”１”である場合には自局がマスタ局に替わる
ことができるか否かを判断する。
【００２３】図５は、マスタ局に替わりうるスレーブ局
が存在しない場合のマスタクロック情報ビットＭＣＬＫ
の伝送状態を示す本実施形態の動作説明図である。マス
タクロックに障害が発生すると、マスタ局のノードＡは
マスタクロック情報ビットＭＣＬＫ”１０”を反時計回
りの隣接ノードＢ及び／又は時計回りの隣接ノードＤへ
送信する。各スレーブ局のノードＢ，ＣあるいはＤで
は、上述したように、自局がマスタ局に替わりうるか否
かを判定し、マスタ局に替わることができない場合に
は、受信したマスタクロック情報ビットＭＣＬＫ”１
０”をそのまま隣接ノードへ転送する。従って、マスタ
局に替わりうるスレーブ局がネットワークに存在しない
場合には、マスタ局のノードＡは送信したマスタクロッ
ク情報ビットＭＣＬＫと同じ情報ビット”１０”を受信
し、上述したようにラインからのクロックを装置内クロ
ックとして決定する。
が存在しない場合のマスタクロック情報ビットＭＣＬＫ
の伝送状態を示す本実施形態の動作説明図である。マス
タクロックに障害が発生すると、マスタ局のノードＡは
マスタクロック情報ビットＭＣＬＫ”１０”を反時計回
りの隣接ノードＢ及び／又は時計回りの隣接ノードＤへ
送信する。各スレーブ局のノードＢ，ＣあるいはＤで
は、上述したように、自局がマスタ局に替わりうるか否
かを判定し、マスタ局に替わることができない場合に
は、受信したマスタクロック情報ビットＭＣＬＫ”１
０”をそのまま隣接ノードへ転送する。従って、マスタ
局に替わりうるスレーブ局がネットワークに存在しない
場合には、マスタ局のノードＡは送信したマスタクロッ
ク情報ビットＭＣＬＫと同じ情報ビット”１０”を受信
し、上述したようにラインからのクロックを装置内クロ
ックとして決定する。
【００２４】図６は、マスタ局に替わりうるスレーブ局
が存在する場合のマスタクロック情報ビットＭＣＬＫの
伝送状態を示す本実施形態の動作説明図である。マスタ
クロックに障害が発生すると、マスタ局のノードＡはマ
スタクロック情報ビットＭＣＬＫ”１０”を反時計回り
の隣接ノードＢ及び／又は時計回りの隣接ノードＤへ送
信する。各スレーブ局のノードＢ，ＣあるいはＤでは、
上述したように、自局がマスタ局に替わりうるか否かを
判定し、マスタ局に替わることができない場合には受信
したマスタクロック情報ビットＭＣＬＫ”１０”をその
まま隣接ノードへ転送し、マスタ局に替わることができ
る場合にはマスタクロック情報ビットＭＣＬＫ”０１”
を隣接ノードへ送信する。ここでは、ノードＣがマスタ
局に替わることができる場合が示されている。即ち、ノ
ードＣは、マスタクロック情報ビットＭＣＬＫ”１０”
を受信して、マスタクロック情報ビットＭＣＬＫ”０
１”をノードＤへ送信する。ノードＤはマスタクロック
情報ビットＭＣＬＫ”０１”をそのまま転送するから、
マスタ局のノードＡはマスタクロック情報ビットＭＣＬ
Ｋ”０１”を受信し、上述したように、ネットワークに
マスタ局に替わりうるノードが存在することを認識す
る。
が存在する場合のマスタクロック情報ビットＭＣＬＫの
伝送状態を示す本実施形態の動作説明図である。マスタ
クロックに障害が発生すると、マスタ局のノードＡはマ
スタクロック情報ビットＭＣＬＫ”１０”を反時計回り
の隣接ノードＢ及び／又は時計回りの隣接ノードＤへ送
信する。各スレーブ局のノードＢ，ＣあるいはＤでは、
上述したように、自局がマスタ局に替わりうるか否かを
判定し、マスタ局に替わることができない場合には受信
したマスタクロック情報ビットＭＣＬＫ”１０”をその
まま隣接ノードへ転送し、マスタ局に替わることができ
る場合にはマスタクロック情報ビットＭＣＬＫ”０１”
を隣接ノードへ送信する。ここでは、ノードＣがマスタ
局に替わることができる場合が示されている。即ち、ノ
ードＣは、マスタクロック情報ビットＭＣＬＫ”１０”
を受信して、マスタクロック情報ビットＭＣＬＫ”０
１”をノードＤへ送信する。ノードＤはマスタクロック
情報ビットＭＣＬＫ”０１”をそのまま転送するから、
マスタ局のノードＡはマスタクロック情報ビットＭＣＬ
Ｋ”０１”を受信し、上述したように、ネットワークに
マスタ局に替わりうるノードが存在することを認識す
る。
【００２５】装置内クロックは、すでに述べたように、
複数のタイミングレファレンスの中で最も高いクオリテ
ィレベルＱＬを有するタイミングレファレンスを採用す
ることで決定される。マスタ局で決定した装置内クロッ
クのＱＬは、隣接局へ送信され、隣接局では、受信した
ＱＬと内部クロックのタイミングレファレンスのＱＬと
を比較し、最も高いＱＬを有するタイミングレファレン
スを装置内クロックとして採用する。以下、同様に装置
内クロックのＱＬがネットワークを一巡することでネッ
トワークの同期が確立する。
複数のタイミングレファレンスの中で最も高いクオリテ
ィレベルＱＬを有するタイミングレファレンスを採用す
ることで決定される。マスタ局で決定した装置内クロッ
クのＱＬは、隣接局へ送信され、隣接局では、受信した
ＱＬと内部クロックのタイミングレファレンスのＱＬと
を比較し、最も高いＱＬを有するタイミングレファレン
スを装置内クロックとして採用する。以下、同様に装置
内クロックのＱＬがネットワークを一巡することでネッ
トワークの同期が確立する。
【００２６】
【発明の効果】本発明によれば、マスタクロック情報ビ
ットＭＣＬＫの長さは、ネットワークのノード数に関係
なく２ビットの固定長であるために、マスタ局から定期
的に送信されてもネットワークの負荷の増大を最小限に
抑えてネットワーク同期を確立することができる。ネッ
トワークの各ノードは、２ビットの情報によって自局の
クロックをマスタクロックにするか又はラインからのク
ロックを採用するのかを判断することができるために、
既存のＳＯＮＥＴ同期網においてネットワークの負荷を
最小限に抑えながらタイミングループの発生を防止する
ことができる。
ットＭＣＬＫの長さは、ネットワークのノード数に関係
なく２ビットの固定長であるために、マスタ局から定期
的に送信されてもネットワークの負荷の増大を最小限に
抑えてネットワーク同期を確立することができる。ネッ
トワークの各ノードは、２ビットの情報によって自局の
クロックをマスタクロックにするか又はラインからのク
ロックを採用するのかを判断することができるために、
既存のＳＯＮＥＴ同期網においてネットワークの負荷を
最小限に抑えながらタイミングループの発生を防止する
ことができる。
【図１】（Ａ）は本発明によるタイミングソース切替方
法の一実施形態を適用したリングネットワークシステム
の概略的構成図であり、（Ｂ）は本実施形態で使用され
るマスタークロック情報ビットのフォーマット図であ
る。
法の一実施形態を適用したリングネットワークシステム
の概略的構成図であり、（Ｂ）は本実施形態で使用され
るマスタークロック情報ビットのフォーマット図であ
る。
【図２】マスタノードの内部構成の一例を示す概略的ブ
ロック図である。
ロック図である。
【図３】本実施形態におけるマスタ局の制御を示すフロ
ーチャートである。
ーチャートである。
【図４】本実施形態におけるスレーブ局の制御を示すフ
ローチャートである。
ローチャートである。
【図５】マスタ局に替わりうるスレーブ局が存在しない
場合のマスタクロック情報ビットＭＣＬＫの伝送状態を
示す本実施形態の動作説明図である。
場合のマスタクロック情報ビットＭＣＬＫの伝送状態を
示す本実施形態の動作説明図である。
【図６】マスタ局に替わりうるスレーブ局が存在する場
合のマスタクロック情報ビットＭＣＬＫの伝送状態を示
す本実施形態の動作説明図である。
合のマスタクロック情報ビットＭＣＬＫの伝送状態を示
す本実施形態の動作説明図である。
１０１ 反時計回り受信部 １０２ スイッチ １０３ 反時計回り送信部 １０４ 時計回り受信部 １０５ 時計回り送信部 １０６ 反時計回りクロック抽出部 １０７ 時計回りクロック抽出部 １０８ プロセッサ １０９ ＲＯＭ １１０ マスタクロック生成部
Claims (9)
- 【請求項１】 複数のノードがループ状に接続され、マ
スタ／スレーブ同期方式により同期を確立する同期網に
おいて、 マスタ局は、前記同期網のタイミングを供給するマスタ
クロックが正常であるか否かを示す情報を含む第１情報
ブロックを予め定められた周期で送信し、 各スレーブ局は、前記第１情報ブロックが前記マスタク
ロックの障害発生を示す場合には自局がマスタ局に替わ
りうるか否かを判定し、マスタ局に替わりうる場合には
その旨を示す情報を含む第２情報ブロックを送信し、マ
スタ局に替わり得ない場合あるいは前記第２情報ブロッ
クを受信した場合には受信した情報ブロックをそのまま
送信し、 前記同期網を通して前記マスタ局に戻ってきた情報ブロ
ックに含まれる情報に従って、前記同期網のタイミング
ソースを切り替える、 ことを特徴とするタイミングソース切替方法。 - 【請求項２】 前記第１及び第２情報ブロックは共に２
ビットの情報ブロックからなり、その第１ビットは前記
マスタクロックが正常であるか否かを示す情報であり、
第２ビットは前記スレーブ局がマスタ局に替わりうるか
否かを示す情報である、ことを特徴とする請求項１記載
のタイミングソース切替方法。 - 【請求項３】 前記スレーブ局は、前記同期網のライン
から抽出したクロックの品質が自局内部のクロックの品
質より低い場合には、自局がマスタ局に替わりうると判
定し、前記ラインから抽出したクロックの品質が自局内
部のクロックの品質より高い場合には、自局がマスタ局
に替わることができないと判定する、ことを特徴とする
請求項１又は２記載のタイミングソース切替方法。 - 【請求項４】 複数のノードがループ状に接続され、マ
スタ／スレーブ同期方式により同期を確立する同期網に
おいて、 マスタ局は、 前記同期網のタイミングを供給するマスタクロックが正
常であるか否かを監視するモニタ手段と、 前記マスタクロックが正常であるか否かを示す情報を含
む第１情報ブロックを生成し、予め定められた周期で送
信する通知手段と、 前記同期網を通して前記マスタ局に戻ってきた情報ブロ
ックに含まれる情報に従って、前記同期網のタイミング
ソースを切り替える切替手段と、 からなり、 各スレーブ局は、 前段のノードから情報ブロックを受信する受信手段と、 前記第１情報ブロックが前記マスタクロックの障害発生
を示す場合には自局がマスタ局に替わりうるか否かを判
定する判定手段と、 マスタ局に替わりうる場合にはその旨を示す情報を含む
第２情報ブロックを送信し、マスタ局に替わり得ない場
合あるいは前記第２情報ブロックを受信した場合には受
信した情報ブロックをそのまま送信する送信手段と、 からなる、 ことを特徴とするタイミングソース切替システム。 - 【請求項５】 前記第１及び第２情報ブロックは共に２
ビットの情報ブロックからなり、その第１ビットは前記
マスタクロックが正常であるか否かを示す情報であり、
第２ビットは前記スレーブ局がマスタ局に替わりうるか
否かを示す情報である、ことを特徴とする請求項４記載
のタイミングソース切替システム。 - 【請求項６】 前記スレーブ局は、前記同期網のライン
から抽出したクロックの品質が自局内部のクロックの品
質より低い場合には、自局がマスタ局に替わりうると判
定し、前記ラインから抽出したクロックの品質が自局内
部のクロックの品質より高い場合には、自局がマスタ局
に替わることができないと判定する、ことを特徴とする
請求項４又は５記載のタイミングソース切替システム。 - 【請求項７】 複数のノードがループ状に接続され、マ
スタ／スレーブ同期方式により同期を確立する同期網に
おいて、前記同期網のタイミングを供給するマスタクロ
ックが正常であるか否かを示す情報を含む第１情報ブロ
ックを予め定められた周期で送信する送信処理と、前記
同期網を通して前記マスタ局に戻ってきた情報ブロック
に含まれる情報に従って、前記同期網のタイミングソー
スを切り替える切替処理と、を前記マスタ局のプロセッ
サに実行させるプログラムと、 前記第１情報ブロックが前記マスタクロックの障害発生
を示す場合には自局がマスタ局に替わりうるか否かを判
定する判定処理と、マスタ局に替わりうる場合にはその
旨を示す情報を含む第２情報ブロックを送信し、マスタ
局に替わり得ない場合あるいは前記第２情報ブロックを
受信した場合には受信した情報ブロックをそのまま送信
する送信処理と、を複数のスレーブ局のプロセッサに実
行させるプログラムと、 を記録したことを特徴とする記録媒体。 - 【請求項８】 複数のノードがループ状に接続され、マ
スタ／スレーブ同期方式により同期を確立する同期網に
おいて、前記同期網のタイミングを供給するマスタクロ
ックが正常であるか否かを示す情報を含む第１情報ブロ
ックを予め定められた周期で送信する送信処理と、前記
同期網を通して前記マスタ局に戻ってきた情報ブロック
に含まれる情報に従って、前記同期網のタイミングソー
スを切り替える切替処理と、を前記マスタ局のプロセッ
サに実行させるプログラムを記録したことを特徴とする
記録媒体。 - 【請求項９】 複数のノードがループ状に接続されたマ
スタ／スレーブ同期方式の同期網であって、マスタ局は
前記同期網にタイミングを供給するマスタクロックが正
常であるか否かを示す情報を含む第１情報ブロックを予
め定められた周期で送信し、前記同期網を通して前記マ
スタ局に戻ってきた情報ブロックに含まれる情報に従っ
て前記同期網のタイミングソースを切り替える同期網に
おいて、 前記第１情報ブロックが前記マスタクロックの障害発生
を示す場合には自局がマスタ局に替わりうるか否かを判
定する判定処理と、マスタ局に替わりうる場合にはその
旨を示す情報を含む第２情報ブロックを送信し、マスタ
局に替わり得ない場合あるいは前記第２情報ブロックを
受信した場合には受信した情報ブロックをそのまま送信
する送信処理と、を複数のスレーブ局のプロセッサに実
行させるプログラムを記録したことを特徴とする記録媒
体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172736A JPH118643A (ja) | 1997-06-16 | 1997-06-16 | タイミングソース切替方法及びシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172736A JPH118643A (ja) | 1997-06-16 | 1997-06-16 | タイミングソース切替方法及びシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118643A true JPH118643A (ja) | 1999-01-12 |
Family
ID=15947372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172736A Pending JPH118643A (ja) | 1997-06-16 | 1997-06-16 | タイミングソース切替方法及びシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875618A (en) * | 1986-10-31 | 1989-10-24 | Hitachi, Ltd. | Wire stacked bonding method |
| US7158488B2 (en) | 2000-10-31 | 2007-01-02 | Yamaha Corporation | Communication control apparatus and method |
| WO2011088150A3 (en) * | 2010-01-12 | 2011-12-01 | Vitesse Semiconductor Corporation | Method for switching master/slave timing in a 1000base-t link without traffic disruption |
| US11498487B2 (en) | 2005-07-06 | 2022-11-15 | Magna Mirrors Of America, Inc. | Vehicular exterior mirror system with blind spot indicator |
-
1997
- 1997-06-16 JP JP9172736A patent/JPH118643A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4875618A (en) * | 1986-10-31 | 1989-10-24 | Hitachi, Ltd. | Wire stacked bonding method |
| US7158488B2 (en) | 2000-10-31 | 2007-01-02 | Yamaha Corporation | Communication control apparatus and method |
| US11498487B2 (en) | 2005-07-06 | 2022-11-15 | Magna Mirrors Of America, Inc. | Vehicular exterior mirror system with blind spot indicator |
| WO2011088150A3 (en) * | 2010-01-12 | 2011-12-01 | Vitesse Semiconductor Corporation | Method for switching master/slave timing in a 1000base-t link without traffic disruption |
| US8923341B2 (en) | 2010-01-12 | 2014-12-30 | Vitesse Semiconductor Corporation | Method for switching master/slave timing in a 1000BASE-T link without traffic disruption |
| USRE48130E1 (en) | 2010-01-12 | 2020-07-28 | Microsemi Storage Solutions, Inc. | Method for switching master/slave timing in a 1000Base-T link without traffic disruption |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000613 |