CN102353893B - 一种改进扫描链单元及基于该改进扫描链单元的在线测试方法 - Google Patents

Abstract

一种改进扫描链单元及基于该改进扫描链单元和时钟控制逻辑的在线测试方法，属于数字集成电路SOC测试技术领域，本发明为解决目前对时序电路进行完备性在线测试的方法仅能用于非并发测试，且每组向量仅能工作一个时钟周期的问题。本发明所述改进扫描链单元的第一选择器的1输入端与第二选择器的0输入端相连，第二选择器的1输入端与第一选择器的0输入端相连，第一选择器的输出端与测试触发器的D端相连，测试触发器的Q端与第三选择器的0输入端相连，测试触发器的Q端还与第四选择器的1输入端相连，第二选择器的输出端与功能触发器的D端相连，功能触发器的Q端与第四选择器的0输入端相连，功能触发器的Q端还与第三选择器的1输入端相连。

Description

一种改进扫描链单元及基于该改进扫描链单元的在线测试方法

技术领域

本发明涉及一种改进扫描链单元及基于该改进扫描链单元和时钟控制逻辑的在线测试方法，属于数字集成电路SOC测试技术领域。

背景技术

随着集成电路工艺的提高，由多个芯片构成的复杂系统可以集成在一个芯片上，系统芯片SOC（System-on-a-Chip,SOC）应运而生。针对系统芯片的可靠性需求，SOC测试问题得到了广泛的研究。根据测试阶段的不同，SOC测试可以分为离线测试和在线测试[1]。离线测试指在系统不工作时进行的测试。典型的离线测试方法有扫描设计，边界扫描设计和内建自测试(Build-in-Self-Test，BIST)等。扫描设计可以很好的实现时序电路内部状态的可观性，也有人针对扫描链上数据量较大，测试功耗大等问题做了相关研究；边界扫描设计是指在芯片的输入输出端口与内部核心电路间增加边界扫描单元，并串联成边界扫描链，从而便于对引脚状态的串行输入和读取；BIST指的是在被测电路系统内部建立测试向量生成、施加、分析机制，以及测试控制结构，使电路实现自测试的方法。然而，离线测试的方法存在一定的局限性。在航天，军事等可靠性要求很高的关键领域，现有的离线测试技术无法实现测试与工作的同步进行，电路运行期间的稳定性只能通过在线测试的手段来保证；离线测试不能保障电路的最大运行时间，会导致电路的间断工作；此外，离线测试无法发现电路运行中由于外界环境等因素导致的潜在故障，增加了电路维修的经济成本。

为了弥补离线测试的局限性，人们提出了在线测试的概念。在线测试是指在电路运行的同时进行故障检测。按照模块的测试过程是否与系统工作同时进行，在线测试技术分为并发测试技术和非并发测试技术两类。并发测试指被测模块的测试过程与系统工作同时进行的测试。非并发测试是指整个系统处于在线状态，而测试针对一个离线的子系统进行。针对在线测试技术，科研人员开展了积极的研究工作。在线BIST是在离线BIST基础上经过改进实现的，但该方法在应用于并发测试时会产生较大的测试延时；自检测技术、容错技术可以更好的应用于在线测试，但仅采用监测电路输出的方法无法实现完备的测试，而且由于时序电路的输出与前一时刻的电路状态密切相关，此类方法不能应用于时序电路的在线测试。时序电路的完备性在线测试，需要采用结构化测试方法，即从时序电路的内部结构入手通过对电路内部状态的观测实现测试。Hussain Al-Asaad在文献中提出了一种新的扫描链单元，解决了在线测试过程中电路状态无法保存的问题。但该方法仅能用于非并发测试，每组向量仅能工作一个时钟周期。

发明内容

本发明目的是为了解决目前对时序电路进行完备性在线测试的方法仅能用于非并发测试，且每组向量仅能工作一个时钟周期的问题，提供了一种改进扫描链单元及基于该改进扫描链单元的在线测试方法。

本发明所述一种改进扫描链单元，所述改进扫描链单元包括第一选择器、第二选择器、第三选择器、第四选择器、测试触发器和功能触发器，

第一选择器的使能端输入信号为mode[1]，第二选择器的使能端输入信号为mode[0]，第三选择器的使能端输入信号为mode[0]，第四选择器的使能端输入信号为mode[1]；

第一选择器的0输入端作为所述改进扫描链单元的测试单元扫描数据输入端，输入测试扫描数据SI，第一选择器的1输入端与第二选择器的0输入端相连，第二选择器的0输入端作为所述改进扫描链单元的功能数据输入端，输入功能数据FI，第二选择器的1输入端与第一选择器的0输入端相连，

第一选择器的输出端与测试触发器的D信号输入端相连，测试触发器的Q信号输出端与第三选择器的0输入端相连，测试触发器的Q信号输出端还与第四选择器的1输入端相连，测试触发器的时钟信号为TCLK，第三选择器的输出端为扫描数据输出端，输出扫描数据SO；

第二选择器的输出端与功能触发器的D信号输入端相连，功能触发器的Q信号输出端与第四选择器的0输入端相连，功能触发器的Q信号输出端还与第三选择器的1输入端相连，功能触发器的时钟信号为FCLK，第四选择器的输出端为功能数据输出端，输出功能数据FO。

基于上述改进扫描链单元的在线测试方法有两种技术方案：

第一种技术方案是非并发测试方法：该测试方法中测试触发器的时钟信号TCLK和功能触发器的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2或置0，且方波CLK1和方波CLK2的频率相同。

该方法包括以下步骤：

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元处于正常工作状态，输入的功能数据经由第二选择器、功能触发器和第四选择器输出；

当mode[1]=0，mode[0]=0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对测试触发器进行测试的状态，输入的测试数据经由第一选择器、测试触发器和第三选择器输出；

当mode[1]=1，mode[0]=1，FCLK为方波CLK2，TCLK置0时，扫描链单元处于对功能触发器进行测试的状态，输入的功能数据经由第二选择器、功能触发器和第四选择器输出；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移入状态；

当mode[1]=1，mode[0]=0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对时序电路组合部分进行测试的状态，输入的功能数据经由第一选择器、测试触发器和第四选择器输出，实现对时序电路组合部分的非并发测试；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移出状态；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元再次处于正常工作状态，输入的功能数据经由第二选择器、功能触发器和第四选择器输出。

第二种技术方案是并发测试方法：该测试方法中测试触发器的时钟信号TCLK和功能触发器的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2，且CLK1的频率为CLK2的频率的2～10倍。

该方法包括以下步骤：

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元处于正常工作状态，输入的功能数据经由第二选择器、功能触发器和第四选择器输出；当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于正常工作状态，方波CLK2的每个周期包括n个方波CLK1周期，n=2～10，对时序电路组合部分的测试的时序过程为：

首先将测试数据进行扫描移入操作；

在完成测试数据进行扫描移入或移出操作后，在接下来的一个FCLK周期内完成时序电路组合部分进行测试，

接着，将测试数据进行扫描移出操作；

重复进行上述操作，完成对时序电路组合部分的并发测试；

测试完成后，令mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元再次处于正常工作状态，输入的功能数据经由第二选择器、功能触发器和第四选择器输出。

本发明的优点：本发明提出了一种结构化的在线测试方法，在已知测试电路结构的情况下，对扫描链单元进行改进，使得测试前的数据可用于测试结束后继续工作，并设计了时钟控制逻辑。通过ISCAS’89电路集的实验验证，该方法可以在不影响电路工作状态的情况下实现完备的并发测试。用于非并发测试时，克服了以往方法一组测试向量仅能工作一个时钟周期的不足，而且时间冗余相对较小，硬件冗余可以接受，具有良好的应用价值。

附图说明

图1为采用时序电路的框图；

图2是采用本发明所述改进扫描链单元的时序电路框图；

图3是本发明所述改进扫描链单元结构示意图；

图4是对功能选择器进行测试时的改进扫描链单元过程示意图；

图5是对测试选择器进行测试时的改进扫描链单元过程示意图；

图6是改进扫描链单元正常工作时的过程示意图；

图7是对时序电路组合部分进行测试时改进扫描链单元的过程示意图；

图8是改进扫描链单元进行数据移入或移出时的过程示意图；

图9是时序电路的时钟控制逻辑示意图；

图10是非并发测试时的时钟选择机制示意图；

图11是并发测试时的时钟选择机制示意图。

具体实施方式

具体实施方式一：下面结合图1、图2、图3和图9说明本实施方式，本实施方式所述一种改进扫描链单元，其特征在于，所述改进扫描链单元1包括第一选择器1-1、第二选择器1-2、第三选择器1-3、第四选择器1-4、测试触发器1-5和功能触发器1-6，

第一选择器1-1的使能端输入信号为mode[1]，第二选择器1-2的使能端输入信号为mode[0]，第三选择器1-3的使能端输入信号为mode[0]，第四选择器1-4的使能端输入信号为mode[1]；

第一选择器1-1的0输入端作为所述改进扫描链单元1的测试单元扫描数据输入端，输入测试扫描数据SI，第一选择器1-1的1输入端与第二选择器1-2的0输入端相连，第二选择器1-2的0输入端作为所述改进扫描链单元1的功能数据输入端，输入功能数据FI，第二选择器1-2的1输入端与第一选择器1-1的0输入端相连，

第一选择器1-1的输出端与测试触发器1-5的D信号输入端相连，测试触发器1-5的Q信号输出端与第三选择器1-3的0输入端相连，测试触发器1-5的Q信号输出端还与第四选择器1-4的1输入端相连，测试触发器1-5的时钟信号为TCLK，第三选择器1-3的输出端为扫描数据输出端，输出扫描数据SO；

第二选择器1-2的输出端与功能触发器1-6的D信号输入端相连，功能触发器1-6的Q信号输出端与第四选择器1-4的0输入端相连，功能触发器1-6的Q信号输出端还与第三选择器1-3的1输入端相连，功能触发器1-6的时钟信号为FCLK，第四选择器1-4的输出端为功能数据输出端，输出功能数据FO。

首先对传统的扫描设计方法参见图1进行说明：

可测试性设计通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑，使芯片变得容易测试，从而大幅度降低芯片的测试成本。扫描设计是当前可测性设计所采用的主要方法之一。

时序电路由组合部分和具有记忆功能的触发器构成，触发器的输入与组合部分的输出相连，触发器的输出同时作为组合部分的输入。扫描设计是指将被测电路中的时序单元转换为可扫描的触发器，连接成扫描链，使得测试激励可以串行移入扫描链并且测试响应能够串行移出扫描链。由此，复杂的时序测试生成问题变成了简单的组合生成问题，降低了测试生成的复杂度，同时提高了故障覆盖率。每个扫描单元就具有两个输入和两个输出端口。FI、FO分别表示扫描单元的功能输入和输出，相当于原触发器的D和Q，SI、SO分别表示扫描输入和输出，用于完成扫描功能。

图3为本发明改进扫描链单元，应用于时序电路为图2所示，片上系统中包括时序电路组合部分和多个改进扫描链单元1，测试激励向模块2发出测试向量，测试响应模块3接收测试后输出的测试数据，mode[1]、mode[0]、TCLK和FCLK由控制电路4统一进行控制。测试向量由组合部分的输入和扫描链上串行输入的数据两部分组成，测试响应由组合部分的输出和扫描链串行输出响应两部分组成。根据需要，可以仅将一部分触发器串联在一起构成部分扫描设计，也可以将电路中的触发器设计成多条扫描链的形式。

所谓在线测试，要求测试与电路工作同时完成，并且测试过程不能影响电路的工作状态。时序电路中，由于触发器能够记录前一时刻电路的工作状态，如果仍然沿用传统的扫描设计进行在线测试，必将由于测试向量在扫描触发器上的移入和移出改变扫描触发器的状态，进而对电路的工作造成难以想象影响。

改进扫描链单元很好地解决了这一问题。其结构如图3所示，每个扫描链单元除了四个输入输出端口外，还有一个两位的控制信号mode和两个时钟信号(FCLK,TCLK)。每个单元的控制信号连接在一起，共同由控制电路产生，可以降低布线带来的开销，时钟控制电路如图9所示。FCLK和TCLK分别是功能时钟和测试时钟，同样将各单元的时钟信号连在一起，由时钟选择机制一并产生。单元电路中有两个触发器：功能DFF和测试DFF。还有四个用于控制数据的流向二选一选择器。

该扫描链单元比基本单元增加了一个触发器和多个选择器，用两个传输门(TG)和一个非门组合成二选一选择器，可以在一定程度上减小电路的硬件开销。除了可以实现在线测试外，该单元的另一优势在于，两个D触发器在结构上是完全对称的，可以互换使用。这样其中一个就可以看作是另一个的冗余备份。如果一个发生了故障，可以通过切换控制信号控制另一个继续工作，大大提高了电路系统的容错能力。

图9所示的时钟控制逻辑：系统的测试控制离不开正确的时序逻辑。时钟选择机制由控制电路产生，包括两个时钟信号：系统工作时钟FCLK和测试时钟TCLK，FCLK作为功能触发器1-6的时钟，TCLK作为测试触发器1-5的时钟。时钟的频率决定了电路的运行速度，同时也可以通过时钟的停止来实现数据的锁存。将两个时钟分别产生，这样的时钟选择机制使测试过程更加灵活。时钟选择机制与控制信号mode共同实现电路工作与测试状态的切换。其真值表为：

序号	Mode[1]	Mode[0]	FCLK	TCLK	测试状态	工作否
							1	1	0	0	CLK1	时序电路组合部分测试	不工作
2	1	1	CLK2	0	对功能触发器测试	不工作
							3	0	0	0	CLK1	扫描移入或移出；对测试触发器测试	不工作
4	0	0	CLK2	0	正常工作	工作
							5	0	0	CLK2	CLK1	扫描移入或移出；对功能触发器测试	工作

具体实施方式二：下面结合图10说明本实施方式，本实施方式对实施方式一作进一步说明，测试触发器1-5的时钟信号TCLK和功能触发器1-6的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2或置0，且方波CLK1和方波CLK2的频率相同。

这种设置方式是用于非并发测试时的时钟，FCLK处于方波CLK2状态时，时序电路处于正常工作状态，同时，将测试数据进行移入操作；当FCLK置0时，对时序电路组合部分进行测试；测试结束后，对测试数据进行移出操作。本次的移出操作和下次的移入操作同时进行。

具体实施方式三：下面结合图11说明本实施方式，本实施方式对实施方式一作进一步说明，测试触发器1-5的时钟信号TCLK和功能触发器1-6的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2，且CLK1的频率为CLK2的频率的2～10倍。

这种设置方式用于并发测试时的时钟，FCLK一直处于方波CLK2状态，即时序电路一直处于正常工作状态，当将测试数据移入完成后，利用FCLK的一个周期完成对时序电路组合部分的测试，测试结束后，对测试数据进行移出操作。本次的移出操作和下次的移入操作同时进行。

具体实施方式四：下面结合图4至图8、图10说明本实施方式，本实施方式是基于实施方式二所述一种改进扫描链单元的在线测试方法，本方法为电路的非并发测试方法，该方法包括以下步骤：

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元处于正常工作状态，输入的功能数据经由第二选择器1-2、功能触发器1-6和第四选择器1-4输出；如图6所示。

当mode[1]=0，mode[0]=0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对测试触发器1-5进行测试的状态，输入的测试数据经由第一选择器1-1、测试触发器1-5和第三选择器1-3输出；如图5所示。

当mode[1]=1，mode[0]=1，FCLK为方波CLK2，TCLK置0时，扫描链单元处于对功能触发器1-6进行测试的状态，输入的功能数据经由第二选择器1-2、功能触发器1-6和第四选择器1-4输出；如图4所示。

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移入状态；如图8所示。

当mode[1]=1，mode[0]=0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对时序电路组合部分进行测试的状态，输入的功能数据经由第一选择器1-1、测试触发器1-5和第四选择器1-4输出，实现对时序电路组合部分的非并发测试。如图7所示。

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移出状态；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元再次处于正常工作状态，输入的功能数据经由第二选择器1-2、功能触发器1-6和第四选择器1-4输出。

非并发测试的过程是：正常工作——测试触发器1-5自检——功能触发器1-6自检——扫描移入——测试——扫描移出——恢复正常工作状态。

本实施方式所述的非并发测试时，FCLK和TCLK的频率相同，在电路中应用改进扫描链单元可实现时序电路的非并发测试。其时序控制情况如图10所示。测试之前，测试触发器1-5在TCLK的作用下实现扫描链数据的移入，测试结束后，各测试触发器1-5上的数据串行移出，本次的移出操作和下一次的移入操作可以同时进行。该过程可以与电路的工作同时进行。当测试触发器1-5用于电路测试时，为了保证功能触发器1-6中的数据不被破坏，FCLK需保持不变以实现数据锁存功能。若测试过程持续多个TCLK周期，可以实现一组测试向量作用下的多次连续测试。若测试过程仅持续一个TCLK周期，则非并发测试过程仅带来一个周期的时间冗余。

具体实施方式五：下面结合图6、图7、图8和图11说明本实施方式，本实施方式是基于实施方式三所述一种改进扫描链单元的在线测试方法，本方法为电路的并发测试方法，该方法包括以下步骤：

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元处于正常工作状态，输入的功能数据经由第二选择器1-2、功能触发器1-6和第四选择器1-4输出；如图6所示。

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于正常工作状态，方波CLK2的每个周期包括n个方波CLK1周期，n=2～10，对时序电路组合部分的测试的时序过程为：

首先将测试数据进行扫描移入操作；如图8所示

在完成测试数据进行扫描移入或移出操作后，在接下来的一个FCLK周期内完成时序电路组合部分进行测试，如图7所示。

接着，将测试数据进行扫描移出操作；

重复进行上述操作，完成对时序电路组合部分的并发测试。

所述FCLK周期是指捕捉到方波CLK2的第一个上升沿至第二个上升沿之间。

测试完成后，令mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元再次处于正常工作状态，输入的功能数据经由第二选择器1-2、功能触发器1-6和第四选择器1-4输出。

并发测试的过程是：正常工作——扫描移入——测试——扫描移出——恢复正常工作状态。

通过合理的设计，当芯片中TCLK的频率比FCLK的频率快时，该扫描链单元也可用于并发测试。图11中以TCLK的频率为原工作时钟频率两倍的情况为例加以说明，电路的工作是时钟上升沿触发的。测试前后，数据的扫描移入和移出过程可以不影响电路的工作状态。但由于TCLK的频率较FCLK快，在FCLK的一个周期内，功能触发器仅有一个上升沿，而TCLK会出现两个上升沿。功能触发器经过上升沿后，其状态在该周期内保持不变。在该时钟周期的后半周期内，测试触发器在TCLK的第二个上升沿处完成测试。总体上看，测试前后原电路的工作没有受到影响，而且TCLK频率的增加可以减小扫描移入移出的时间。若TCLK的频率大于FCLK两倍以上，还可以实现对同一测试向量的连续多周期工作情况的测试。本次的移出操作和下一次的移入操作可以同时进行。

具体实施方式六：下面结合图11说明本实施方式，本实施方式对实施方式五作进一步说明，在接下来的一个FCLK周期内完成时序电路组合部分进行测试的过程为：

在一个FCLK周期内，方波CLK1的第n-i个上升沿到来时，将真值设置为：mode[1]=1，mode[0]=0，对时序电路组合部分进行测试，i是测试周期，

当完成测试后的第一个方波CLK2的上升沿到来时，将真值重新恢复设置为：mode[1]=0，mode[0]=0，进行扫描数据移入或移出操作。

测试周期i可以根据实际情况确定，如果TCLK频率是FCLK频率的2倍，则FCLK的一个周期中包括两个TCLK周期，即用于测试的FCLK周期内第2个TCLK周期用于测试，即测试周期i=1。

如果TCLK频率是FCLK频率的10倍，则FCLK的一个周期中包括10个TCLK周期，测试周期i=1、2、3、4、5、6、7、8或9，即用于测试的FCLK周期内第2～10个TCLK周期用于测试；或第3～10个TCLK周期用于测试；或第4～10个TCLK周期用于测试；或第5～10个TCLK周期用于测试……，或第10个TCLK周期用于测试，根据实际需要制定具体的方案。

Claims (6)

1.一种改进扫描链单元，其特征在于，所述改进扫描链单元（1）包括第一选择器（1-1）、第二选择器（1-2）、第三选择器（1-3）、第四选择器（1-4）、测试触发器（1-5）和功能触发器（1-6），

第一选择器（1-1）的使能端输入信号为mode[1]，第二选择器（1-2）的使能端输入信号为mode[0]，第三选择器（1-3）的使能端输入信号为mode[0]，第四选择器（1-4）的使能端输入信号为mode[1]；

第一选择器（1-1）的0输入端作为所述改进扫描链单元（1）的测试单元扫描数据输入端，输入测试扫描数据SI，第一选择器（1-1）的1输入端与第二选择器（1-2）的0输入端相连，第二选择器（1-2）的0输入端作为所述改进扫描链单元（1）的功能数据输入端，输入功能数据FI，第二选择器（1-2）的1输入端与第一选择器（1-1）的0输入端相连，

第一选择器（1-1）的输出端与测试触发器（1-5）的D信号输入端相连，测试触发器（1-5）的Q信号输出端与第三选择器（1-3）的0输入端相连，测试触发器（1-5）的Q信号输出端还与第四选择器（1-4）的1输入端相连，测试触发器（1-5）的时钟信号为TCLK，第三选择器（1-3）的输出端为扫描数据输出端，输出扫描数据SO；

第二选择器（1-2）的输出端与功能触发器（1-6）的D信号输入端相连，功能触发器（1-6）的Q信号输出端与第四选择器（1-4）的0输入端相连，功能触发器（1-6）的Q信号输出端还与第三选择器（1-3）的1输入端相连，功能触发器（1-6）的时钟信号为FCLK，第四选择器（1-4）的输出端为功能数据输出端，输出功能数据FO。

2.根据权利要求1所述的一种改进扫描链单元，其特征在于，测试触发器（1-5）的时钟信号TCLK和功能触发器（1-6）的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2或置0，且方波CLK1和方波CLK2的频率相同。

3.根据权利要求1所述的一种改进扫描链单元，其特征在于，测试触发器（1-5）的时钟信号TCLK和功能触发器（1-6）的时钟信号FCLK为分别产生的独立时钟，时钟信号TCLK为方波CLK1或置0，时钟信号FCLK为方波CLK2，且CLK1的频率为CLK2的频率的2～10倍。

4.基于权利要求2所述一种改进扫描链单元的在线测试方法，其特征在于，本方法为电路的非并发测试方法，该方法包括以下步骤：

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元处于正常工作状态，输入的功能数据经由第二选择器（1-2）、功能触发器（1-6）和第四选择器（1-4）输出；

当mode[1]=0，mode[0]=0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对测试触发器1-5进行测试的状态，输入的测试数据经由第一选择器（1-1）、测试触发器（1-5）和第三选择器（1-3）输出；

当mode[1]=1，mode[0]=1，FCLK为方波CLK2，TCLK置0时，扫描链单元处于对功能触发器（1-6）进行测试的状态，输入的功能数据经由第二选择器（1-2）、功能触发器（1-6）和第四选择器（1-4）输出；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移入状态；

当mode[1]=1，mode[0]=0，FCLK置0，TCLK为方波CLK1时，扫描链单元处于对时序电路组合部分进行测试的状态，输入的功能数据经由第一选择器（1-1）、测试触发器（1-5）和第四选择器（1-4）输出，实现对时序电路组合部分的非并发测试；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于数据移出状态；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元再次处于正常工作状态，输入的功能数据经由第二选择器（1-2）、功能触发器（1-6）和第四选择器（1-4）输出。

5.基于权利要求3所述一种改进扫描链单元的在线测试方法，其特征在于，本方法为电路的并发测试方法，该方法包括以下步骤：

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元处于正常工作状态，输入的功能数据经由第二选择器（1-2）、功能触发器（1-6）和第四选择器（1-4）输出；

当mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK为方波CLK1时，扫描链单元处于正常工作状态，方波CLK2的每个周期包括n个方波CLK1周期，n=2～10，对时序电路组合部分的测试的时序过程为：

首先将测试数据进行扫描移入操作；

在完成测试数据进行扫描移入或移出操作后，在接下来的一个FCLK周期内完成时序电路组合部分进行测试，

接着，将测试数据进行扫描移出操作；

重复进行上述操作，完成对时序电路组合部分的并发测试；

测试完成后，令mode[1]=0，mode[0]=0，FCLK为方波CLK2，TCLK置0时，扫描链单元再次处于正常工作状态，输入的功能数据经由第二选择器（1-2）、功能触发器（1-6）和第四选择器（1-4）输出。

6.根据权利要求5所述的一种改进扫描链单元的在线测试方法，其特征在于，在接下来的一个FCLK周期内完成时序电路组合部分进行测试的过程为：

在一个FCLK周期内，方波CLK1的第n-i个上升沿到来时，将真值设置为：mode[1]=1，mode[0]=0，对时序电路组合部分进行测试，i是测试周期，

当完成测试后的第一个方波CLK2的上升沿到来时，将真值重新恢复设置为：mode[1]=0，mode[0]=0，进行扫描数据移入或移出操作。

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