CN108008286B - 一种基于自定义探针的绑定前tsv测试方法 - Google Patents

一种基于自定义探针的绑定前tsv测试方法 Download PDF

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Abstract

本发明涉及一种基于自定义探针的绑定前TSV测试方法，是为了解决现有技术的3‑D芯片测试技术缺少绑定前测试的缺点而提出的，包括：将第一探针与芯片的测试输入引脚接触，将第二探针与芯片的测试输出引脚接触；并向测试输入引脚始终输入高电平；按照预设的顺序向芯片的指定输入端输入预定的电平信号，并根据芯片的测试输出引脚的输出情况判断芯片是否出现漏电故障；再将被测TSV对应的每个引脚分别与自定义探针组中的每个探针接触，并根据前述的方法输入另一种电平信号组合，根据芯片的测试输出引脚的输出情况判断芯片是否出现阻性故障，最后将探针组由接触状态转换为悬空状态。本发明适用于3‑D集成电路的故障检测。

Description

一种基于自定义探针的绑定前TSV测试方法
技术领域
本发明涉及3-D集成电路设计与测试技术领域，具体涉及一种基于自定义探针的绑定前TSV测试方法。
背景技术
随着半导体工艺步入纳米时代，芯片内部连线所造成的时延及功耗渐渐取代了门时延及功耗成为影响集成电路性能的主要因素。为了减小内部互连线长度，降低线上功耗，3-D芯片作为一种可行的方法被提出。其中，基于穿透硅通孔(Through-Silicon Via,TSV)的3-D芯片得到了半导体工业界的广泛关注。不同于传统的导线连接，TSV通过垂直贯穿芯片衬底连接各层芯片逻辑电路，其更小的芯片占用面积，更高的连接密度，更低的传输延时及传输功耗都为次世代高性能芯片的设计提供了可能。
现阶段，3-D芯片的制造工艺已日趋成熟，但针对3-D芯片的测试技术尚不完善。其中，如何测试TSV工艺过程中可能产生的新型故障是3-D芯片测试面临的主要挑战之一。这样的新型故障包括：空洞，漏电和杂质。由于这些故障大多形成在3-D芯片绑定前，因此我们可以通过绑定前测试(pre-bond test)及时发现这些故障的存在，从而确保被绑芯片是无故障芯片(known good die,KGD)，进而提高3-D芯片绑定后的良品率。现有研究报告指出，对缺少KGD检测的3-D芯片直接进行绑定会严重影响最终的良品率，大大提高生产成本。
发明内容
本发明的目的是为了解决现有技术的3-D芯片测试技术缺少绑定前测试的缺点，而提出一种基于自定义探针的绑定前TSV测试方法，其中TSV表示穿透硅通孔，每个被测TSV前端都与一个改进型边界扫描单元连接，所述方法包括：
步骤一、将第一探针与芯片的测试输入引脚接触，将第二探针与芯片的测试输出引脚接触；并向测试输入引脚始终输入高电平；
步骤二、在t1时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入高电平；
步骤三、在t2时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入高电平，对其锁存信号输入端输入低电平；
步骤四、在t3时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入低电平；
步骤五、根据步骤二至四中芯片的测试输出引脚的输出情况判断芯片是否出现漏电故障；
步骤六、在t4时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入高电平；
步骤七、将被测TSV对应的每个引脚分别与自定义探针组中的每个探针接触，所述自定义探针组包括多个独立接地的探针，其探针数量与被测TSV的数量相同；
步骤八、在t5时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入高电平，对其锁存信号输入端输入低电平；
步骤九、在t6时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入低电平；
步骤十、根据步骤六至十中芯片的测试输出引脚的输出情况判断芯片是否出现故障。
步骤十一、将探针组由接触状态转换为悬空状态。
本发明的有益效果为：
(1)整个测试过程执行在稳态，因此受工艺偏差和寄生电容的影响较小，测试鲁棒性高
(2)整个测试过程中自定义探针与TSV只需进行一次接触，最小化TSV测试损伤。
(3)可有效测量TSV漏电故障和阻性故障，其测试精度如表2所示。在进行TSV阻性故障测试时，测试信号可贯通被测TSV，使得发生在TSV任何位置的阻性故障均能被有效探测。
(4)采用数字化的可测性设计(Design-for-Test,DfT)结构，可兼容基于IEEE1149.1的3-D芯片测试封装，易于片上集成。
(5)合理分配测试资源于芯片和探针之上，使双方均易于生产制造，从而最小化测试开销。
为了预估该可测性设计的芯片资源开销，我们将所设计结构建立Verilog RTL模型，并将其映射到Nangate 45nm元件标准库中进行芯片占用面积预估：
对于一个被测TSV而言，其需要两个占片面积4.788μm2的D触发器，两个占片面积为1.862μm2的2选1多路选择器来构成边界扫描模块。由于I/O模块内的两个驱动器原本属于TSV功能电路的一部分，我们仅将其复用于我们的测试电路，因此该部分不计算在芯片资源开销之内。
则其实际面积开销为：
4.788μm2×2+1.862μm2×2＝13.3μm2/每TSV
为了预估整个测试过程所需的测试时间。我们假设一个芯片上存在1000个待测TSV且我们将这1000个待测TSV分成10个测试组，即每组100个待测TSV。对于一个测试组的全测试流程而言，需要：
(1)少于15个时钟周期的JTAG测试指令输入(具体时常取决与指令寄存器的长度)。
(2)101个时钟周期进行预装载指令。
(3)10个时钟周期进行漏电/阻性故障测试指令。
(4)100个时钟周期进行采样指令。
我们假设测试时钟被设置为200MHz，则对于这样一组含有100个TSV的测试组而言，总共需用时：
2×(0.005μs×(15+101+10+100))＝2.26μs
因为一共存在十个测试组，因此通过旁路指令对每组分别测试，总共需要的测试耗时为：
10×2.26μs＝22.6μs
对于芯片测试而言，该测试耗时十分微小。
附图说明
图1为基于自定义探针的绑定前TSV测试电路结构；
图2为改进型边界扫描单元电路结构；
图3为兼容于IEEE1149.1的可测性设计；
图4为基于自定义探针的绑定前TSV测试流程图；
图5为对一组10TSV的测试组进行漏电故障测试仿真结果图。
具体实施方式
具体实施方式一：本实施方式的基于自定义探针的绑定前TSV测试方法，其中TSV表示穿透硅通孔，每个被测TSV前端都与一个改进型边界扫描单元连接，所述方法包括：
步骤一、将第一探针与芯片的测试输入引脚接触，将第二探针与芯片的测试输出引脚接触；并向测试输入引脚始终输入高电平。
步骤二、在t1时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入高电平。
步骤三、在t2时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入高电平，对其锁存信号输入端输入低电平。
步骤四、在t3时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入低电平。
步骤五、根据步骤二至四中芯片的测试输出引脚的输出情况判断芯片是否出现漏电故障。
步骤六、在t4时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入高电平。
步骤七、将被测TSV对应的每个引脚分别与自定义探针组中的每个探针接触，所述自定义探针组包括多个独立接地的探针，其探针数量与被测TSV的数量相同。
步骤八、在t5时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入高电平，对其锁存信号输入端输入低电平。
步骤九、在t6时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入低电平。
步骤十、根据步骤六至十中芯片的测试输出引脚的输出情况判断芯片是否出现故障。
步骤十一、将探针组由接触状态转换为悬空状态。
其中步骤二至步骤五为漏电检测的过程，步骤六至步骤十一是阻性故障检测的过程。
接下来我们结合附图1描述该测试电路的结构组成。
图1展示了我们所设计的基于自定义探针的绑定前TSV测试电路结构。在图1中，每个被测TSV前端都与一个改进型的边界扫描单元相连。所有边界扫描单元采用公用的测试地线，并可通过测试地线TSV与自定义探针相连。这样的设计使每个TSV都能在TSV阻性故障测试中与自定义探针构成闭合回路。边界扫描单元之间由TDI-TDO总线相连，构成菊花链。这样的链式结构不但可用于测试指令的串行移入，也可用于测试结果的串行移出。
对于图1中的改进型边界扫描单元，其具体结构设计如图2所示。每个改进型边界扫描单元包含一个I/O模块和一个边界扫描模块。I/O模块原本属于TSV功能电路的一部分，它包含两个X2驱动能力的驱动器，其作用为驱动TSV和接收TSV传输的信号。这里我们只是复用该I/O模块，使其作为我们测试电路的一部分。在边界扫描模块中，一个改进后的兼容于IEEE1149.1边界扫描标准的边界扫描电路被搭建出来。该电路包含两个D触发器和两个二选一多路选择器，各元件之间的连接关系如图所示。该模块的主要作用是对测试命令的串行移入和对测试结果的串行移出，下面我们来详细介绍整个边界扫描单元的工作原理。
如图2所示，整个改进型边界扫描单元拥有4个测试控制信号，分别是：扫描时钟、模式、锁存和移位/捕获。扫描时钟顾名思义，作用是为边界扫描单元提供测试时钟；模式信号用来控制左侧的2选1多路选择器，使TSV可切换于测试模式(此时模式信号0)和工作模式(此时模式信号1)之间；锁存信号用于将TDI-TDO总线上的数据锁存在2级D触发器中；移位/捕获信号用来控制右侧的2选1多路选择器，使扫描单元切换于总线数据移位模式(此时移位/捕获信号0)和测试数据捕获模式(此时移位/捕获信号1)之间。
以上所有的测试控制信号，均受控于满足IEEE1149.1标准的测试访问控制器(Test Access Port,TAP)和指令寄存器(Instruction Register,IR)，如图3所示。整个可测性设计结构工作在基于IEEE1149.1标准的有限状态机之下。该有限状态机会使测试访问控制器和指令寄存器产生不同的控制指令，用于控制由所有改进型边界扫描单元构成的测试数据寄存器(Test Data Register)及旁路寄存器(Bypass Register)。根据IEEE1149.1标准，旁路(Bypass)、采样(Sample)和预装载(Preload)是三个不可缺省的基本指令。IEEE1149.1标准允许用户添加自定义指令以满足用户的个体需求。在这里，我们添加两个自定义指令：漏电测试(Leakage Fault Test)和阻性测试(Resistive-open Fault Test)。所有指令和控制信号满足如表1所示的对应关系。
表1.状态机状态和控制信号对应关系图
步骤二至步骤十一中的高低电平关系是从表1中得到的，其中信号1表示高电平，信号0表示低电平。自定义探针即为步骤七中设置的自定义探针组。接触是指自定义探针与被测TSV接触，悬空是指自定义探针与被测TSV不接触，保持是指自定义探针保持上一指令的状态(接触/悬空)不变。步骤一中与芯片引脚TDI、TDO接触的两个探针是始终接触的，不会出现悬空状态。
在以上指令的控制下，我们依据图4的测试流程执行各个指令，即可完成绑定前TSV测试。
具体实施方式二：本实施方式与具体实施方式一不同的是：芯片中还包括与n个边界扫描单元并联的旁路寄存器，若n个边界扫描单元中不含有被测TSV，则对旁路寄存器输入高电平；若n个边界扫描单元中含有被测TSV，则对旁路寄存器输入低电平。
本实施方式可以参照图3作进一步的说明，当旁路寄存器的输入信号为1时，则测试信号流将不会通过边界扫描单元1至边界扫描单元n+1的通路，而是通过旁路寄存器所在的支路，这样可以避开不需要测试一些单元，来使得测试过程更加便捷灵活。
其它步骤及参数与具体实施方式一相同。
具体实施方式三：本实施方式与具体实施方式一或二不同的是：步骤五中，判断芯片是否出现漏电故障的具体方法为：
若第x个串行移出的信号为低电平，则第(n-x+1)个TSV存在漏电故障,其中n是当前测试组中TSV总数。
可以理解为，如果串行输出得到的数字序列为“1111101101”，则可以认为第2个TSV和第5个TSV存在漏电故障。
其它步骤及参数与具体实施方式一或二相同。
具体实施方式四：本实施方式与具体实施方式一至三之一不同的是：步骤十一中，判断芯片是否出现阻性故障的具体方法为：
若第x个串行移出的信号为高电平，则第(n-x+1)个TSV存在阻性故障,其中n是当前测试组中TSV总数。
可以理解为，如果串行输出得到的数字序列为“0010000110”，则可以认为第2个TSV，第3个TSV和第8个TSV存在阻性故障。
其它步骤及参数与具体实施方式一至三之一相同。
下面采用以下实施例来进一步说明本发明的有益效果。
实施例1：
在HSPICE中建立该电路模型后，我们对一组含有10个TSV的测试组进行漏电故障测试。在测试设置中我们设置第2个TSV存在5KΩ的漏电故障，设置第5个TSV存在16KΩ的漏电故障，设置第8个TSV存在18KΩ的漏电故障。其他所有TSV均设置为无故障TSV。整个测试过程如图5所示。测试过程中参数设置如下：
无故障TSV：
(1).TSV高阻：RF＝0Ω
(2).TSV电容：CT＝60fF
(3).TSV漏电等效电阻：RL＝1TΩ.
其他实验参数：
自定义探针接触电阻：RC＝5Ω[9]
测试电压：VDD＝1.1V.
在图5中，前11个时钟周期为测试初始化。通过预装载指令，所有边界扫描单元都将TDI-TDO总线上数字“1”信号锁存在2级D触发器中。从第12个时钟周期开始，通过漏电故障测试指令，测试进入漏电故障测试阶段，该阶段将持续10个时钟周期以保证整个系统进入稳态。在漏电故障测试阶段，所有TSV的测试结果都会锁存于下一级边界扫描单元的1级D触发器当中。在第21个时钟周期，采样指令给出，锁存在1级D触发器当中的测试结果被串行移出。最后一个TSV的测试结果被最先移出，而第一个TSV的测试结果被最后移出。由图5的移出结果可知，我们获得的数字序列为“1111101101”。该结果表明第2个TSV和第5个TSV存在漏电故障，符合我们的故障预设结果。然而第8个TSV的漏电故障并没有被探测出，这是因为第8个TSV的漏电等效电阻阻值被设置为18KΩ，以超过我们的漏电故障判决门限16.2KΩ(参考表2)，因此无法检测出。
表2.考虑和不考虑工艺偏差影响下的测试精度
本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，本领域技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (4)

1.一种基于自定义探针的绑定前TSV测试方法，其中TSV表示穿透硅通孔，每个被测TSV前端都与一个改进型边界扫描单元连接，其特征在于，所述方法包括：
步骤一、将第一探针与芯片的测试输入引脚接触，将第二探针与芯片的测试输出引脚接触；并向测试输入引脚始终输入高电平；
步骤二、在t1时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入高电平；
步骤三、在t2时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入高电平，对其锁存信号输入端输入低电平；
步骤四、在t3时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入低电平；
步骤五、根据步骤二至四中芯片的测试输出引脚的输出情况判断芯片是否出现漏电故障；
步骤六、在t4时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入高电平；
步骤七、将被测TSV对应的每个引脚分别与自定义探针组中的每个探针接触，所述自定义探针组包括多个独立接地的探针，其探针数量与被测TSV的数量相同；
步骤八、在t5时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入高电平，对其锁存信号输入端输入低电平；
步骤九、在t6时刻，对于每一个改进型边界扫描单元，同时对其模式信号输入端输入低电平，对其移位/捕获信号输入端输入低电平，对其锁存信号输入端输入低电平；
步骤十、根据步骤六至十中芯片的测试输出引脚的输出情况判断芯片是否出现阻性故障；
步骤十一、将探针组由接触状态转换为悬空状态。
2.根据权利要求1所述的基于自定义探针的绑定前TSV测试方法，所述芯片中还包括与n个边界扫描单元并联的旁路寄存器，其特征在于：
若n个改进型边界扫描单元中不连接需测TSV，则对旁路寄存器输入高电平；
若n个改进型边界扫描单元中连接需测TSV，则对旁路寄存器输入低电平。
3.根据权利要求1所述的基于自定义探针的绑定前TSV测试方法，其特征在于，步骤五中，判断芯片是否出现漏电故障的具体方法为：
若第x个串行移出的信号为低电平，则第(n-x+1)个TSV存在漏电故障,其中n是当前测试组中TSV总数。
4.根据权利要求1所述的基于自定义探针的绑定前TSV测试方法，其特征在于，步骤十中，判断芯片是否出现阻性故障的具体方法为：
若第x个串行移出的信号为高电平，则第(n-x+1)个TSV存在阻性故障,其中n是当前测试组中TSV总数。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112579372B (zh) * 2020-12-10 2023-04-07 上海新时达机器人有限公司 提高电机控制器的位置锁存精度的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102353893A (zh) * 2011-06-29 2012-02-15 哈尔滨工业大学 一种改进扫描链单元及基于该改进扫描链单元和时钟控制逻辑的在线测试方法
CN102818986A (zh) * 2012-08-20 2012-12-12 桂林电子科技大学 混合信号电路边界扫描测试系统及测试方法
CN102183727B (zh) * 2011-06-01 2013-05-01 浙江大学 一种具有检错功能的边界扫描测试方法
CN104133171A (zh) * 2014-07-31 2014-11-05 中国人民解放军空军预警学院 一种基于单片机的简易边界扫描测试系统及测试方法
CN104764940A (zh) * 2015-03-27 2015-07-08 华北电力大学 一种高真空固体绝缘表面电荷测量装置的动密封结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102183727B (zh) * 2011-06-01 2013-05-01 浙江大学 一种具有检错功能的边界扫描测试方法
CN102353893A (zh) * 2011-06-29 2012-02-15 哈尔滨工业大学 一种改进扫描链单元及基于该改进扫描链单元和时钟控制逻辑的在线测试方法
CN102818986A (zh) * 2012-08-20 2012-12-12 桂林电子科技大学 混合信号电路边界扫描测试系统及测试方法
CN104133171A (zh) * 2014-07-31 2014-11-05 中国人民解放军空军预警学院 一种基于单片机的简易边界扫描测试系统及测试方法
CN104764940A (zh) * 2015-03-27 2015-07-08 华北电力大学 一种高真空固体绝缘表面电荷测量装置的动密封结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Low-Cost TSV Test and Diagnosis Scheme Based on Binary Search Method;Xiaolong Zhang等;《IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION》;20151130;第23卷(第11期);第2639-2647页 *
Post-Bond Interconnect Test and Diagnosis for 3-D Memory Stacked on Logic;Mottaqiallah Taouil等;《IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS》;20151130;第34卷(第11期);第1860-1872页 *

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Xu et al. Pre-bond TSV testing method using Constant Current Source
Kanda et al. Stand-by Mode Test Method of Interconnects between Dies in 3D ICs with IEEE 1149.1 Test Circuits

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