CN107544020A - 用于∑‑△调制器的内建自测试电路 - Google Patents

Abstract

一种用于∑‑△调制器的内建自测试(BIST)电路，与处理器和∑‑△调制器(SDM)连接并且包括求均值电路、参考信号发生器和比较器。求均值电路计算SDM输出信号的一组位信号之和在一段时间内的均值，并生成均值SDM信号。参考信号发生器基于SDM输入信号来生成参考SDM信号。比较器将均值SDM和参考SDM信号的电压电平与阈值进行比较，并且基于该比较而生成测试输出信号。

Description

用于∑-△调制器的内建自测试电路

技术领域

本发明一般地涉及集成电路(IC)，并且更特别地涉及∑-△调制器电路的功能测试。

背景技术

半导体技术的改进已经引起了集成电路设计的复杂度的增加。而且，例如量化噪声、热噪声等噪声被引入复杂的集成电路内。∑-△调制器(SDM)可分别降低诸如数转换器(ADC)和锁相环路(PLL)之类的复杂电路的数字输出信号和振荡信号中的量化噪声和热噪声。因而，SDM已经成为ADC和PLL的主要构件。

PLL的操作是众所周知的。PLL包含鉴频鉴相器、压控振荡器(VCO)、除法器、环路滤波器和SDM。SDM接收作为SDM输入信号的PLL输入信号并提供SDM输出信号。除法器与SDM连接，并接收SDM输出信号。PLL在预定的频率下基于PLL输入信号和SDM输出信号来生成振荡信号，该预定频率处于预定的频率范围内。当由PLL生成的振荡信号处于与预定频率不相等的频率时，PLL可能会发生故障。一般地，当SDM运行不正确时，所生成的振荡信号将不会处于正确的频率。因此，要确保PLL的正确操作，必须要检查SDM的准确性，这能够通过用于对SDM执行功能测试的测试电路来完成。

一种测试SDM的方式是将测试电路连接至PLL(该PLL包含SDM)。测试电路可以是外部示波器或内部控制电路。测试电路接收振荡信号并检查振荡信号的频率是否在预定的频率范围内。当振荡信号的频率在预定的频率范围之外时，测试电路确定PLL没有正在正确地运行。但是，这种技术未能识别导致振动信号中的故障的PLL的构件。而且，测试电路测试VCO和环路滤波器，但未能测试SDM，即使SDM通常是振荡信号的频率的不准确性的部分原因。

一种用于克服上述问题的技术是使用BIST电路，该BIST电路包含数模转换器(DAC)和求均值电路(averaging circuit)。DAC与SDM连接，以接收SDM输出信号，并生成模拟的SDM输出信号。求均值电路接收模拟的SDM输出信号并生成模拟的SDM输出信号的平均值。BIST电路将模拟的SDM输出信号的平均值与SDM输入信号进行比较并生成SDM测试信号。当模拟的SDM输出信号的平均值与SDM输入信号匹配时，SDM测试信号指出SDM正在正确地运行。但是，当DAC接收SDM输出信号的速率小于生成SDM输出信号的速率时，BIST电路将会无法准确地接收SDM输出信号，这是所不希望的。而且，当DAC在与生成SDM输出信号的速率相等的速率下接收SDM输出信号时，DAC的功耗增加。DAC和求均值电路还会在SDM测试信号的生成中引入延迟并且增加BIST电路的复杂性和面积。

若具有用于测试SDM使得BIST电路在没有导致BIST电路的复杂性和功耗显著增加的情况下准确地读取SDM输出信号的BIST电路将会是有利的。

附图说明

下面关于本发明的优选实施例的详细描述在结合附图来阅读是将会更好理解。本发明借助于实例来说明，但并不受附图限制，在附图中相同的附图标记指示相同的元素。

图1是包含根据本发明的一种实施例的内建自测试(BIST)电路的集成电路(IC)的示意性框图；

图2是根据本发明的一种实施例的图1的BIST电路的参考信号发生器的高级示意性框图；

图3是根据本发明的一种实施例的图1的BIST电路的求均值电路的示意性框图；

图4是根据本发明的另一种实施例的图1的BIST电路的参考信号发生器的更详细的示意性框图；以及

图5是根据本发明的另一种实施例的图1的BIST电路的求均值电路的电路原理图。

具体实施方式

关于附图的详细描述意指作为关于本发明的当前优选实施例的描述，并且并非意指代表可以实施本发明的唯一形式。应当理解，相同的或等效的功能可以通过意指包含于本发明的精神和范围之内的不同实施例来实现。

在本发明的一种实施例中，提供了一种与用于测试SDM的∑-△调制器(SDM)连接的内建自测试(BIST)电路。SDM与处理器连接，用于接收SDM输入信号，并且基于SDM输入信号生成SDM输出信号。SDM输出信号包含包括第一及第二位信号的一组位信号。BIST电路接收来自SDM的SDM输出信号以及来自处理器的SDM输入信号。BIST电路包含求均值电路、参考信号发生器和比较电路。求均值电路与SDM连接，用于接收该组位信号，并且计算该组位信号之和的平均值。求均值电路生成在与该组位信号之和的平均值相等的电压电平下的均值SDM信号。参考信号发生器与SDM连接，用于接收SDM输入信号，并且基于SDM输入信号来生成参考SDM信号。比较电路与求均值电路和参考信号发生器连接，用于分别接收均值SDM信号和参考SDM信号。比较电路将均值SDM信号的电压电平与参考SDM信号的电压电平进行比较，并且基于阈值以及均值SDM信号和参考SDM信号的电压电平之差来生成测试输出信号。以此方式，BIST电路测试SDM。

在一种实施例中，本发明提供一种包含处理器、∑-△调制器(SDM)和内建自测试(BIST)电路的集成电路(IC)。处理器生成SDM输入信号。SDM与处理器连接，用于接收SDM输入信号，并且基于SDM输入信号来生成SDM输出信号。SDM输出信号包含包括第一及第二位信号的一组位信号。BIST电路接收来自处理器的SDM输入信号。BIST电路测试SDM并生成测试输出信号。BIST电路包含求均值电路、参考信号发生器和比较电路。求均值电路与SDM连接，用于接收该组位信号，并且计算该组位信号之和的平均值。求均值电路生成具有与该组位信号之和的平均值相等的电压电平的均值SDM信号。参考信号发生器与SDM连接，用于接收SDM输入信号并基于SDM输入信号生成参考SDM信号。比较电路与求均值电路和参考信号发生器连接，用于分别接收均值SDM信号和参考SDM信号，并比较这两个信号的电压电平。比较电路基于阈值以及均值SDM信号和参考SDM信号的电压电平之差而生成测试输出信号。以此方式，BIST电路测试SDM。

本发明的各种实施例提供包含用于测试SDM的BIST电路的集成电路(IC)。该集成电路包含BIST电路、SDM和处理器。BIST电路包含求均值电路、参考信号发生器和比较电路。求均值电路计算SDM输出信号的一组位信号之和在一段时间内的均值，并且生成均值SDM信号。参考信号发生器基于SDM输入信号来生成参考SDM信号。比较电路生成测试输出信号，该测试输出信号指出均值SDM信号和参考SDM信号的电压电平之差是否小于阈值。在BIST电路的数字实施方式中，求均值电路包含一组计数器、加法器和除法器，用于计算均值SDM信号的电压电平，并且参考信号发生器包含查找表(LUT)。在BIST电路的模拟实施方式中，求均值电路包含一组低通滤波器(LPF)，以及加法器，用于计算均值SDM信号的电压电平，并且参考信号发生器包含LUT和DAC。

BIST电路的数字实施方式和模拟实施方式每个都会在不消耗集成电路的大量功率的情况下精确地测试SDM。此外，BIST电路的数字实施方式和模拟实施方式两者都不会导致集成电路的面积和复杂度的增加。BIST电路测试SDM，以便确保PLL的正确操作。

现在参照图1，图中示出了根据本发明的一种实施例的集成电路(IC)100的示意性框图。集成电路100包含处理器102、∑-△调制器(SDM)104和BIST电路106。BIST电路106执行功能测试，用于检查SDM 104的准确性，并生成用于指出SDM 104是否正在正确运行的测试输出信号TEST_OUT。BIST电路106包含参考信号发生器108、求均值电路110和比较电路112。

处理器102生成SDM输入信号IN_SDM、测试使能信号TEST_EN和时钟信号CLK。SDM104与处理器102连接，用于接收SDM输入信号IN_SDM和时钟信号CLK。在一种实施例中，SDM104借助于一组输入通道(未示出)来接收SDM输入信号IN_SDM。该组输入通道具有与一组预定的电压电平对应的一组相应的预定频率。因而，在该组输入通道当中的输入通道处接收到的SDM输入信号IN_SDM具有代表该组预定频率中的相应预定频率的预定的电压电平。

SDM 104基于SDM输入信号IN_SDM的预定的电压电平(下文称为“电压电平”)按照输出数据率来生成SDM输出信号OUT_SDM。输出数据率等于时钟信号CLK的频率。SDM输出信号OUT_SDM包含一组位信号。在一种实施例中，该组位信号包含第一位信号BIT1和第二位信号BIT2，其中第一位信号BIT1是最低有效位(LSB)。本领域技术人员应当理解，在SDM输出信号OUT_SDM的位信号组中的位信号的数量并不限于两个位信号。

参考信号发生器108与处理器102连接，并接收SDM输入信号IN_SDM。参考信号发生器108基于SDM输入信号IN_SDM的电压电平来生成参考SDM信号REF_SDM。因而，参考SDM信号REF_SDM代表SDM输入信号IN_SDM。

求均值电路110与处理器102和SDM 104连接，并且接收测试使能信号TEST_EN、时钟信号CLK和SDM输出信号OUT_SDM。求均值电路110计算SDM输出信号的一组位信号OUT_SDM之和在预定的时间间隔内的均值，并生成均值SDM信号AVG_SDM。求均值电路110在预定的时间间隔之后还生成测试完成信号TEST_CMPLT。

比较电路112与参考信号发生器108和求均值电路110连接，用于分别接收参考SDM信号REF_SDM和均值SDM信号AVG_SDM。比较电路112比较参考SDM信号REF_SDM和均值SDM信号AVG_SDM的电压电平，并输出测试输出信号TEST_OUT。

在一种实施例中，当均值SDM信号AVG_SDM的电压电平与参考SDM信号REF_SDM的电压电平之差小于阈值时，测试输出信号TEST_OUT处于第一逻辑状态。当均值SDM信号AVG_SDM的电压电平与参考SDM信号REF_SDM的电压电平之差大于阈值时，测试输出信号TEST_OUT处于第二逻辑状态。当测试输出信号TEST_OUT处于第一逻辑状态时，测试输出信号TEST_OUT指出SDM正在正确运行，即，SDM已通过测试。当测试输出信号TEST_OUT处于第二逻辑状态时，测试输出信号TEST_OUT指出SDM没有正在正确地运行，即，SDM未通过测试。

BIST电路106能够使用模拟或数字电子构件来实现。图2和3分别示出了参考发生器108和求均值电路110的数字实施方式，而图4和5分别示出了参考发生器108和求均值电路110的模拟实施方式。

现在参照图2，图中示出了根据本发明的一种实施例的参考信号发生器108的数字实施方式的示意性框图。参考信号发生器108包含查找表(LUT)202。LUT 202包含一组SDM输入值以及一组相应的参考SDM值。该组SDM输入值对应于SDM输入信号IN_SDM的上述那组预定的电压电平。

在一种实施例中，参考信号发生器108通过识别相应的输入通道来确定SDM输入信号IN_SDM的电压电平。LUT 202识别出该组SDM输入值中与SDM输入信号IN_SDM的电压电平相等的SDM输入值，并输出该组参考SDM值中的相应参考SDM值。

图3是根据本发明的一种实施例的求均值电路110的数字实施方式的示意性框图。求均值电路110包含周期计数器302、一组计数器304(图中示出了两个——第一计数器304a和第二计数器304b)、加法器306、除法器308和缓冲器310。在计数器组304中的计数器的数量等于在SDM输出信号OUT_SDM的位信号组中的位信号的数量。

周期计数器302与处理器102连接，并接收测试使能信号TEST_EN和时钟信号CLK。当测试使能信号TEST_EN处于第一逻辑状态时，周期计数器302开始计数，并生成为处于初始计数值的计数信号CNT。在一种实施例中，计数信号CNT的初始计数值等于0。因而，测试使能信号TEST_EN启用周期计数器302。周期计数器302然后对于时钟信号CLK的每个时钟周期都使计数值加1。计数信号CNT的最大计数值为预定的最大计数值MAX。当计数值等于预定的最大计数值MAX时，周期计数器302输出与预定的最大计数值MAX相等的计数信号CNT，并生成测试完成信号TEST_CMPLT。在一种实施例中，当计数值等于预定的最大计数值MAX时，测试完成信号TEST_CMPLT处于第一逻辑状态。周期计数器302然后在第二或下一时钟周期内生成处于初始计数值的计数信号CNT。

第一及第二计数器304a和304b与处理器102连接并接收测试使能信号TEST_EN和时钟信号CLK。第一及第二计数器304a和304b与SDM 104连接，并按照输出数据率分别接收第一及第二位信号BIT1和BIT2。第一计数器304a生成具有第一计数值的第一计数器输出信号CNT_OUT1，并且在测试使能信号TEST_EN和第一位信号BIT1两者均处于第一逻辑状态时使第一计数值递增。第二计数器304b在结构和功能上类似于第一计数器304a，并且生成具有第二计数值的第二计数器输出信号CNT_OUT2。类似地，当测试使能信号TEST_EN和第二位信号BIT2两者均处于第一逻辑状态时，第二计数器304b使第二计数值递增。

加法器306与第一及第二计数器304a和304b连接，并分别接收第一及第二计数器输出信号CNT_OUT1和CNT_OUT2。在一种实施例中，加法器306计算第一计数值和第一权数W1的第一乘积与第二计数值和第二权数W2的第二乘积的加权和。加法器306输出加权和作为相加信号ADD。相加信号ADD的相加值由下式表示：

ADD＝(CNT_OUT1*W1)+(CNT_OUT2*W2) (1)

在一种实施例中，第一及第二权数W1和W2具有二进制加权值。例如，第一权数W1的值为2^0，即，1，而第二权数W2的值为2^1，即，2。

除法器308与周期计数器302和加法器306连接，用于分别接收计数信号CNT和相加信号ADD。当计数信号CNT的计数值等于预定的最大计数值MAX时，除法器308将相加值除以预定的最大计数值MAX，并输出第一中间信号INT1。第一中间信号INT1的第一中间值由下式表示：

INT1＝(ADD/MAX) (2)

在一种实施例中，当预定的最大计数值MAX为2的n次幂时，除法器308使用右移位寄存器(未示出)来实现。本领域技术人员应当理解，“n”的值能够是任何整数。求均值电路110的准确性随“n”的值的增加而增加。但是，测试SDM 104所需的时间同样随“n”的值的增加而增加。

缓冲器310与周期计数器302和除法器308连接，并且分别接收测试完成信号TEST_CMPLT和第一中间信号INT1。缓冲器310存储第一中间信号INT1，并且在测试完成信号TEST_CMPLT处于第一逻辑状态时将其输出为均值SDM信号AVG_SDM。

在一种实施例中，处理器102生成处于第一逻辑状态的测试使能信号TEST_EN以及在输入通道组中的第一输入通道处的SDM输入信号IN_SDM。在操作中，SDM 104接收时钟信号CLK和SDM输入信号IN_SDM，并生成SDM输出信号OUT_SDM。第一及第二计数器304a和304b接收第一及第二位信号BIT1和BIT2。周期计数器302、第一计数器304a和第二计数器304b接收测试使能信号TEST_EN和时钟信号CLK，并且分别生成处于初始计数值的计数信号CNT、第一计数器输出信号CNT_OUT1和第二计数器输出信号CNT_OUT2。当第一位信号BIT1处于第一逻辑状态时，第一计数器304a使第一计数器输出信号CNT_OUT1的第一计数值加1。因而，第一计数器304a对第一位信号BIT1处于第一逻辑状态的次数进行计数。类似地，第二计数器304b对第二位信号BIT2处于第一逻辑状态的次数进行计数。加法器306输出具有与第一计数值和第一权数W1的第一乘积与第二计数值和第二权数W2的第二乘积的加权和相等的相加值的相加信号ADD。当计数值等于预定的最大计数值MAX时，周期计数器302生成处于第一逻辑状态的测试完成信号TEST_CMPLT。除法器308输出与除以预定的最大计数值MAX的相加值相等的第一中间值。当测试完成信号TEST_CMPLT处于第一逻辑状态时，缓冲器310将第一中间信号INT1输出为均值SDM信号AVG_SDM。

参考信号发生器108借助于第一输入通道来接收SDM输入信号IN_SDM。参考信号发生器108确定与第一输入通道对应的SDM输入信号IN_SDM的电压电平。参考信号发生器108识别与SDM输入信号IN_SDM的电压电平对应的SDM输入值，并且输出具有参考SDM值组中的相应参考SDM值的参考SDM信号REF_SDM。

比较电路112接收均值SDM信号AVG_SDM和参考SDM信号REF_SDM。在一种实施例中，均值SDM信号AVG_SDM的电压电平与参考SDM信号REF_SDM的电压电平之差小于阈值。因此，比较电路112输出处于第一逻辑状态的测试输出信号TEST_OUT，指出SDM正在正确地运行。在一种实施例中，均值SDM信号AVG_SDM的电压电平与参考SDM信号REF_SDM的电压电平之差大于阈值。因此，比较电路112输出处于第二逻辑状态的测试输出信号TEST_OUT，指出SDM正在不正确地运行。

现在参照图4，图中示出了根据本发明的另一种实施例的参考信号发生器108的示意性框图。图4示出了参考信号发生器108的模拟实施方式，该模拟实施方式包含LUT 402和数模转换器(DAC)404。

在该实施例中，LUT 402与处理器102连接并接收SDM输入信号IN_SDM，并且在结构和功能上类似于LUT 202。LUT 204生成第二中间信号INT2。DAC 404与LUT 402连接，用于接收第二中间信号INT2并生成参考SDM信号REF_SDM。

现在参照图5，图中示出了根据本发明的另一种实施例的求均值电路110的电路原理图。图5示出了求均值电路110的模拟实施方案，该模拟实施方案包含周期计数器502、一组低通滤波器504(图中示出了两个——第一及第二低通滤波器504a和504b)、缓冲器506和加法器508。周期计数器502在结构和功能上类似于周期计数器302。在低通滤波器组504中的低通滤波器的数量对应于在SDM输出信号OUT_SDM的位信号组中的位信号的数量。

第一低通滤波器504a包含第一电阻器510a、第二电阻器510b、第一电容器512a和第二电容器512b。第一电阻器510a具有与SDM 104连接的第一端子并接收第一位信号BIT1。第一电容器512a具有与地线GND连接的第一端子以及与第一电阻器510a的第二端子连接的第二端子。第二电阻器510b具有与第一电阻器510a的第二端子连接的第一端子。第二电容器512b具有与地线GND连接的第一端子以及与第二电阻器510b的第二端子连接的第二端子，用于输出第一滤波器输出信号FLTR_OUT1。第一及第二电阻器510a和510b的电阻以及第一及第二电容器512a和512b的电容的值确定第一低通滤波器504a的截止频率。在本技术领域中，众所周知的是，第一低通滤波器504a并不限于两个电阻器和两个电容器，并且可以包含多于两个的电阻器以及多于两个的电容器。

第二低通滤波器504b包含第三及第四电阻器514a和514b以及第三及第四电容器516a和516b。第二低通滤波器504b与SDM 104连接并接收第二位信号BIT2。第二低通滤波器504b在结构和功能上类似于第一低通滤波器504a。第二低通滤波器504b输出第二滤波器输出信号FLTR_OUT2。

缓冲器506与第一及第二低通滤波器504a和504b连接，并且接收第一及第二滤波器输出信号FLTR_OUT1和FLTR_OUT2。缓冲器506输出第一及第二滤波器输出信号FLTR_OUT1和FLTR_OUT2，作为第三及第四中间信号INT3和INT4。

加法器508包含运算放大器518、第五及第六电阻器520和522，以及电阻网络524。电阻网络524包含一组电阻器，图中示出了两个——第七及第八电阻器526a和526b。在电阻网络524中的电阻器的数量基于在SDM输出信号OUT_SDM的位信号组中的位信号的数量。第七及第八电阻器526a和526b分别具有与缓冲器506连接的第一端子，并且分别接收第三及第四中间信号INT3和INT4。第七及第八电阻器526a和526b的值分别为第三及第四中间信号INT3和INT4确定第一及第二权数W1和W2。在一种实施例中，第七及第八电阻器526a和526b的电阻比为1:2。

运算放大器518具有与第七及第八电阻器526a和526b各自的第二端子连接的负端子。第五电阻器520具有与地线GND连接的第一端子以及与运算放大器518的正端子连接的第二端子。第六电阻器522连接于运算放大器518的正端子和输出端子之间。运算放大器518在其输出端子处输出均值SDM信号AVG_SDM。均值SDM信号AVG_SDM的电压电平由下式给出：

AVG_SDM＝(R6/R5)*((INT3*R7)+(INT4*R8)) (3)

在一种实施例中，处理器102生成处于第一逻辑状态的测试使能信号TEST_EN以及在该多个输入通道中的第一输入通道处的SDM输入信号IN_SDM。在操作中，第一及第二低通滤波器504a和504b分别接收第一及第二位信号BIT1和BIT2，并且生成第一及第二滤波器输出信号FLTR_OUT1和FLTR_OUT2。缓冲器506存储第一及第二滤波器输出信号FLTR_OUT1和FLTR_OUT2，并且输出第三及第四中间信号INT3和INT4。加法器508生成处于与第三及第四中间信号INT3和INT4的加权和的值相等的电压电平下的均值SDM信号AVG_SDM。

参考信号发生器108借助于第一输入通道来接收SDM输入信号IN_SDM。参考信号发生器108(a)确定与第一输入通道对应的SDM输入信号IN_SDM的电压电平，(b)识别出SDM输入值组中与SDM输入信号IN_SDM的电压电平相等的SDM输入值，并且(c)输出具有等于与SDM输入值对应的参考SDM值的第二中间值的第二中间信号INT2。DAC 404接收第二中间信号INT2并生成参考SDM信号REF_SDM。

比较电路112接收均值SDM信号AVG_SDM和参考SDM信号REF_SDM，并且将这些信号与阈值进行比较。如果这些信号小于阈值，则比较电路112输出处于第一逻辑状态的测试输出信号TEST_OUT，指出SMD正在正确地运行。如果均值SDM信号AVG_SDM的电压电平与参考SDM信号REF_SDM的电压电平之差大于阈值，则比较电路112输出处于第二逻辑状态的测试输出信号TEST_OUT，指出SDM正在不正确地运行。

BIST电路106和SDM 104在同一时钟信号CLK下操作。因此，BIST电路106按照输出数据率准确地接收SDM输出信号OUT_SDM。BIST电路106计算SDM输出信号OUT_SDM的加权和在一段时间内的均值。因而，BIST电路106防止了在SDM 104的测试中的延迟。BIST电路106的模拟实施方式和数字实施方式并不会导致集成电路100的面积的增加，并且会消耗较小的功率。此外，BIST电路106的数字实施方式和模拟实施方式都不会显著增加集成电路100的复杂性。而且，BIST电路106通过有效地测试SDM 104来确保PLL的正确操作。

术语第一及第二逻辑状态在本文中被用来区分高信号和低信号。例如，第一逻辑状态能够表示为0v的信号，而第二逻辑状态则会指示具有逻辑“1”值的信号，逻辑1的实际电压值取决于电路技术。本文所描述的电路同样能够使用正逻辑或负逻辑来设计，所以活动信号在一种实施例中能够是逻辑“0”，而非活动信号则具有逻辑值“1”。

虽然上文已经示出并描述了本发明的各种实施例，但应当清楚，本发明并仅限于这些实施例。本领域技术人员应当清楚没有脱离权利要求书所描述的本发明的精神和范围的众多修改、更改、变化、替代及等效形式。

Claims (10)

1.一种内建自测试BIST电路，与∑-△调制器SDM连接用于测试所述SDM，其中所述SDM接收来自处理器的SDM输入信号并基于所述SDM输入信号来生成SDM输出信号，其中所述BIST电路接收来自所述SDM的所述SDM输出信号并接收来自所述处理器的所述SDM输入信号，并且其中所述SDM输出信号包括含第一位信号及第二位信号的位信号组，所述BIST电路包括：

求均值电路，用于接收所述位信号组，计算所述位信号组的和的平均值，并且生成均值SDM信号，其中所述均值SDM信号的电压电平等于所述位信号组的所述和的所述平均值；

参考信号发生器，用于接收所述SDM输入信号并基于所述SDM输入信号来生成参考SDM信号；以及

比较电路，与所述求均值电路和所述参考信号发生器连接，用于(i)分别接收所述均值SDM信号和所述参考SDM信号，(ii)将所述均值SDM信号的所述电压电平与所述参考SDM信号的电压电平进行比较，并且(iii)基于阈值以及所述均值SDM信号和所述参考SDM信号的所述电压电平的差值来生成测试输出信号。

2.根据权利要求1所述的BIST电路，其中所述参考信号发生器包括查找表LUT，其中所述LUT包括SDM输入值组以及相应的参考SDM值组，其中所述SDM输入值组中的至少一个SDM输入值等于所述SDM输入信号的电压电平，并且所述参考SDM值组中的至少一个参考SDM值等于所述参考SDM信号的所述电压电平。

3.根据权利要求2所述的BIST电路，其中所述求均值电路包括：

用于接收来自所述处理器的测试使能信号和时钟信号的计数器组，其中所述计数器组包括用于分别接收所述第一位信号及第二位信号并分别生成第一计数器输出信号及第二计数器输出信号的第一计数器及第二计数器，其中与所述第一计数器输出信号对应的第一计数值基于所述第一位信号、所述测试使能信号和所述时钟信号，并且与所述第二计数器输出信号对应的第二计数值基于所述第二位信号、所述测试使能信号和所述时钟信号；

周期计数器，用于接收来自所述处理器的所述测试使能信号和所述时钟信号，并且(i)基于所述测试使能信号、所述时钟信号和预定的最大计数值来生成计数信号，以及(ii)当所述计数信号等于所述预定的最大计数值时生成测试完成信号；以及

与所述第一计数器及第二计数器连接用于分别接收所述第一计数器输出信号及第二计数器输出信号的加法器，其中所述加法器计算所述第一计数值及第二计数值的和，并生成与所述第一计数值及第二计数值的所述和对应的相加信号；以及

除法器，与所述加法器和所述周期计数器连接，用于生成与所述相加值除以所述预定的最大计数值相等的第一中间信号。

4.根据权利要求3所述的BIST电路，其中所述求均值电路还包包括缓冲器，所述缓冲器接收(i)来自所述处理器的所述时钟信号、(ii)来自所述周期计数器的所述测试完成信号以及(iii)来自所述除法器的所述第一中间信号，存储所述第一中间信号，并输出所述均值SDM信号，其中所述均值SDM信号具有与所述第一中间信号的电压电平相等的电压电平。

5.根据权利要求1所述的BIST电路，其中所述参考信号发生器包括：

查找表LUT和数模转换器DAC，

其中所述LUT包括SDM输入值组以及相应的参考SDM值组，其中所述SDM输入值组中的至少一个SDM输入值等于所述SDM输入信号的电压电平，

其中所述LUT输出第二中间信号，其中所述参考SDM值组中的至少一个参考SDM值等于所述第二中间信号的电压电平，

其中所述DAC接收所述第二中间信号并生成所述参考SDM信号，并且

其中所述参考SDM信号的所述电压电平等于所述第二中间信号的所述电压电平。

6.根据权利要求5所述的BIST电路，其中所述求均值电路包括：

周期计数器，用于接收来自所述处理器的测试使能信号和时钟信号并基于所述测试使能信号、所述时钟信号和预定的最大计数值而生成测试完成信号；

与所述SDM连接的低通滤波器组，其中所述低通滤波器组包括用于分别接收所述第一位信号及第二位信号并分别生成第一滤波器输出信号及第二滤波器输出信号的第一低通滤波器及第二低通滤波器；以及

加法器，与所述第一低通滤波器及第二低通滤波器连接，用于分别接收所述第一滤波器输出信号及第二滤波器输出信号并生成所述均值SDM信号，其中所述均值SDM信号的所述电压电平等于所述第一滤波器输出信号及第二滤波器输出信号的所述电压电平的和。

7.根据权利要求6所述的BIST电路，其中所述第一低通滤波器及第二低通滤波器中的每个都包括：

第一电阻器，具有与所述SDM连接的第一端子，用于接收所述第一位信号及第二位信号中的相应一个；

第一电容器，具有与地线连接的第一端子以及与所述第一电阻器的第二端子连接的第二端子；

第二电阻器，具有与所述第一电阻器的所述第二端子连接的第一端子；以及

第二电容器，具有与地线连接的第一端子以及与所述第二电阻器的第二端子连接的第二端子，用于生成所述第一滤波器输出信号及第二滤波器输出信号中的相应一个。

8.根据权利要求7所述的BIST电路，其中所述求均值电路还包括缓冲器，所述缓冲器与所述第一低通滤波器及第二低通滤波器连接，用于分别接收所述第一滤波器输出信号及第二滤波器输出信号，存储所述第一滤波器输出信号及第二滤波器输出信号，并分别输出所述第一滤波器输出信号及第二滤波器输出信号作为第三中间信号及第四中间信号。

9.根据权利要求8所述的BIST电路，其中所述加法器与所述缓冲器连接，用于接收所述第三中间信号及第四中间信号，所述加法器还包括：

电阻器组包括第三电阻器及第四电阻器，各自具有与所述缓冲器连接的第一端子，用于分别接收所述第三中间信号及第四中间信号；以及

运算放大器，具有与所述第三电阻器及第四电阻器各自的第二端子连接的第一输入端子、与地线连接的第二输入端子以及与其第二输入端子连接的输出端子，其中所述运算放大器生成所述均值SDM信号。

10.根据权利要求1所述的BIST电路，其中所述比较电路生成所述测试输出信号，所述测试输出信号在所述均值SDM信号和所述参考SDM信号的所述电压电平的所述差值小于所述阈值时处于第一逻辑状态，并且在所述均值SDM信号和所述参考SDM信号的所述电压电平的所述差值大于所述阈值时处于第二逻辑状态，由此在所述测试输出信号处于所述第一逻辑状态时，所述SDM输出信号指示所述SDM输入信号，并且在所述测试输出信号处于所述第二逻辑状态时，所述SDM输出信号不指示所述SDM输入信号。