CN103201956B - 具有测试电路的σ-δadc - Google Patents

Abstract

本发明涉及一种Σ-Δ开关电容模数转换器（ADC），其包括：输入线（405），其用于接收待转换的信号；第一输入端、第二输入端和第三输入端（408、410、412），其分别用于接收第一测试电压、第二测试电压和第三测试电压（V₀、V_A、V_B）；以及开关电路，其适用于在所述Σ-ΔADC的测试模式期间，通过基于数字测试控制信号（D_test）周期性地选择待施加到所述输入线的所述第一测试电压、所述第二测试电压和第三测试电压中的一个测试电压，而将三元测试信号施加到所述输入线。

Description

具有测试电路的Σ-ΔADC

技术领域

本发明涉及一种Σ-Δ模数转换器（ADC），本发明还涉及一种测试Σ-ΔADC的方法。

背景技术

BIST（内建自测）电路提供一种测试制造后的集成电路的装置。BIST电路在芯片上实现且因此通常形成最终产品的一部分。BIST电路允许产生测试信号且将该测试信号施加到被测电路（CUT）的多个部分，且在芯片上自动验证结果。

部分地由于应测试的输入信号的连续的值的范围，测试集成电路的模拟部分比测试数字部分更为昂贵。因此，尽管集成电路的模拟部分通常形成总面积的仅10％至15％，但是测试这些部分可以占测试成本的50％以上，该测试成本包括提供能够产生必要的测试序列的测试设备的成本以及用于进行测试所需的时间。

ADC是在集成电路的模拟部分中经常存在的模拟部件的示例，且由于其相对较低的量化噪声和在芯片面积方面的低成本，Σ-ΔADC是ADC的热门选择。然而，测试Σ-ΔADC涉及施加高分辨率的测试信号，该测试信号的值通常应比转换器的分辨率大2位到3位，使得在输出端测量到的任何失真仅源自CUT。因此，通常需要复杂的波形发生器。此外，Σ-ΔADC的进步已使它们具有增大的动态范围，因此，该测试信号应该能够在这些较高的范围上进行测试。存在的问题是提供可以实现为BIST且满足这些要求的解决方案。

发明内容

本发明的目的是至少部分地解决现有技术中的一个或多个困难。

根据本发明的一方面，提供了一种Σ-Δ开关电容模数转换器，其包括：输入线，该输出线用于接收待转换的信号；以及开关电路，所述开关电路适于在所述Σ-ΔADC的测试模式期间，通过基于数字测试控制信号周期性地选择待施加到所述输入线的第一测试电压、第二测试电压和第三测试电压中的一个测试电压，而将三元测试信号施加到所述输入线。

根据一个实施方式，所述Σ-ΔADC还包括分别用于接收所述第一测试电压、所述第二测试电压和所述第三测试电压的第一输入端、第二输入端和第三输入端。

根据另一实施方式，所述Σ-ΔADC是差分转换器，所述第一测试电压、所述第二测试电压和所述第三测试电压是差分电压，以及所述第一输入端、所述第二输入端和所述第三输入端均包括一对差分输入端子，且在各对差分输入端子之间分别施加所述第一差分测试电压、所述第二差分测试电压和所述第三差分测试电压。

根据另一实施方式，所述Σ-ΔADC还包括用于接收模拟输入信号的第四输入端，其中，在所述Σ-ΔADC的正常模式期间，所述开关电路被布置为将所述模拟输入信号施加到所述输入线。

根据另一实施方式，所述Σ-ΔADC还包括：第一开关，所述第一开关连接在所述第一输入端和所述输入线之间；第二开关，所述第二开关连接在所述第二输入端和所述输入线之间；以及第三开关，所述第三开关连接在所述第三输入端和所述输入线之间；其中，所述数字测试控制信号包括分别适于控制所述第一开关、第二开关和第三开关的第一控制信号、第二控制信号和第三控制信号。

根据另一实施方式，所述第一测试电压对应于施加到所述第一开关的差分输入端的第一电压电平和第二电压电平之间的电压差，以及所述第三测试电压对应于施加到所述第二开关的差分输入端的所述第二电压电平和所述第一电压电平之间的电压差。

根据另一实施方式，所述第一电压电平等于施加到所述Σ-ΔADC的第一反馈块的正基准电压；以及所述第二电压电平等于施加到所述Σ-ΔADC的第二反馈块的负基准电压。

根据另一实施方式，所述第二测试电压是施加到所述Σ-ΔADC的一对采样电容器的两个端子的差分零电压。

根据本发明的另一方面，提供了一种集成电路，该集成电路包括上述Σ-ΔADC以及控制电路，该控制电路适于产生所述数字测试控制信号。

根据一个实施方式，所述控制电路包括Σ-Δ调制器，该Σ-Δ调制器用于对模拟测试信号施加Σ-Δ调制，所述Σ-Δ调制器包括两个比较器，这两个比较器用于检测所述调制信号的值何时在三个范围之一中。

根据另一实施方式，所述控制电路适于基于二进制测试信号产生所述数字测试控制信号。

根据另一实施方式，所述控制电路包括：延迟元件，该延迟元件适于产生二进制测试信号的延迟形式；以及逻辑元件，该逻辑元件用于基于二进制测试信号和二进制测试信号的延迟形式产生所述数字测试控制信号。

根据另一实施方式，所述延迟元件是布置为存储所述二进制测试信号的二进制序列的线性反馈移位寄存器。

根据另一实施方式，所述集成电路还包括存储所述二进制测试信号的存储器。

根据本发明的另一方面，提供了一种测试Σ-Δ开关电容模数转换器的方法，该方法包括在测试模式期间将三元测试信号施加到所述Σ-ΔADC的输入线。例如，三元测试信号由三个不同的电压电平组成。此外，数字测试控制信号例如用来控制将所述三个电压电平引入到所述Σ-ΔADC，使得每次一个电压电平被施加到所述输入线。

根据一个实施方式，所述Σ-ΔADC是差分转换器，且所述三元测试信号包括第一差分电压电平、第二差分电压电平和第三差分电压电平。

根据另一实施方式，所述第二差分电压电平是差分零电压。

根据另一实施方式，所述二进制测试信号基于以下之一而产生：二进制测试信号；以及模拟测试信号。

附图说明

根据下列结合附图以说明性而非限制性方式给出的实施方式的详细描述，本发明的上述的和其它目的、特征、方面和优点将变得显而易见，其中：

图1示意性地示出Σ-ΔADC的示例；

图2示意性地示出用于测试Σ-ΔADC的测试电路的示例；

图3示意性地示出用于测试Σ-ΔADC的测试电路的替选示例；

图4A示意性地示出根据本发明实施方式的包括Σ-ΔADC和测试电路的集成电路；

图4B示意性地更详细地示出根据本发明实施方式的图4A的集成电路的输入电路；

图5更详细地示出根据本发明实施方式的图4A的Σ-ΔADC调制器；

图6示出根据本发明实施方式的用于基于模拟测试信号产生数字测试控制信号的电路；

图7A和图7B均示出根据本发明的替选实施方式的用于基于二进制测试序列产生数字测试控制信号的电路；

图8是示出图7A和图7B的电路的信号以及产生的三元测试信号的示例的时序图；以及

图9示出根据本发明实施方式的具有BIST的Σ-ΔADC。

具体实施方式

在下文中，将仅详细讨论有助于理解本发明的特征和方面。例如，生成用于Σ-ΔADC的模拟测试信号以及基于模拟测试信号生成二进制测试信号在本领域的技术人员的能力范围内且将不进行详细说明。

图1示出包括Σ-Δ调制器102以及抽取滤波器104的Σ-ΔADC100的示例。调制器102包括减法器106，该减法器106从提供在输入线107上的输入信号电压V_in减去反馈信号。减法器106的输出端连接到积分器108，该积分器108对该输出端的信号求积分，且将结果提供到一位量化单元110。量化单元110使用单一阈值以提供二进制输出，该二进制输出是Σ-Δ调制信号。该信号被提供到输出线111上，输出线111连接到数模转换器（DAC）112。DAC112基于Σ-Δ调制信号生成模拟电平，且通过反馈线将该模拟电平提供给减法器106。

因此，在操作中，Σ-Δ调制器102提供比特流，该比特流具有由输入信号的电平V_in所确定的频谱功率，其中，输入信号越高，功率和量化噪声越高。

将量化单元110的在线111上的输出提供给抽取滤波器104，该抽取滤波器对噪声进行滤波，且以奈奎斯特速率将高频比特流降频转换成高分辨率数字码。尤其，这涉及同时应用平均滤波函数以及速率减小函数，以生成高分辨率数字码。

图2示出包括图1的Σ-ΔADC100的集成电路200以及用于测试ADC100的外部测试设备202的示例。如图所示，测试设备通过输入线204将高分辨率模拟测试波形提供给ADC100，且通过线206接收来自ADC的n位输出。

图2的装置不是BIST解决方案，且具有为了生成高分辨率模拟波形而测试设备必须复杂的缺点。此外，出于成本原因，测试设备202的数量通常是有限的，且将来自转换器100的输出端的大量n位数字值下载到测试设备花费相对长的时间。因此，使用这样的装置测试大量的集成电路将是非常耗时的。

图3示出已提出的替选装置，其中，集成电路300包括Σ-ΔADC100，且接收二进制测试信号V_BIN。测试设备302产生一位数字信号并通过输入线304将该一位数字信号提供给集成电路300。输入线304连接到DAC306，通过用所需的电压幅值取代数字信号的逻辑高电平和逻辑低电平，该DAC将数字信号转换成二进制测试信号V_BIN。由于转换器架构拒绝包含在比特流中的高频噪声，因此纯数字测试信号的使用不需要在Σ-ΔADC的输入端处的模拟滤波器。

如果在芯片上存储或生成线304上的数字测试信号，且在芯片上分析Σ-ΔADC100的n位输出，则图3中的装置可以适于成为BIST解决方案。

然而，使用二进制测试信号具有引入高量化噪声的缺点。因此，必需在将二进制测试信号施加到Σ-Δ转换器之前，使该二进制测试信号的幅值衰减，这意味着该技术不能够测试转换器的全动态范围。

图4A示出包括Σ-Δ调制器401的Σ-ΔADC400，该Σ-Δ调制器具有输入电路402以及调制块403。ADC400还包括抽取滤波器404。在测试模式期间，三元测试信号被施加到转换器，而不是模拟测试信号或二进制测试信号被施加到转换器。尤其是，在正常操作模式下，输入电路402通过线405将模拟输入电压V_in提供给调制块403的其余部分；或在测试操作模式下，输入电路402通过线405将三元测试信号提供给调制块403的其余部分。输入电路接收输入端406上的模拟输入电压V_in以及输入端407处的数字测试控制信号D_test。通过控制在待施加到输入线405的三个测试电压之间的选择，数字测试控制信号D_test用来产生三元测试信号。在此示例中，三个测试电压为通过线408、线410、线412提供给输入电路的电压电平V_A、V₀、V_B。例如，电压电平V_A是正测试电压电平，电压电平V_B是负测试电压电平，且V₀是中性点电压。

例如，在实现差分的情况下，测试电压电平V_A和测试电压电平V_B可以具有相等的绝对大小，如下面将参照图5更详细地说明的。例如，基于所需的测试信号的幅值选择测试电压V_A和测试电压V_B的大小。

例如，在两位线或三位线上，数字测试控制信号D_test编码一信息，该信息指示在任何时间三元测试信号具有三个测试电压电平V_A、V₀、V_B中的哪个测试电压电平。

图4B更详细地示出根据一实施方式的图4A的Σ-Δ调制器401的输入电路402。

如图所示，输入电路402例如包括切换块420、切换块422和切换块424。切换块420接收二进制信号D₁，而切换块422接收二进制信号D₀以及切换块424接收二进制信号D_-1。二进制信号D₁、二进制信号D₀和二进制信号D_-1一起形成图4A的数字测试数据信号D_test。开关420、开关422和开关424的输出端都连接到线405。在任一时间，仅断言二进制信号D₁、二进制信号D₀和二进制信号D_-1中的一个二进制信号，以指示在该时间三个测试电压电平V_A、V₀、V_B中的哪个应施加到线405。因此，当对应的二进制信号D₁、二进制信号D₀和二进制信号D_-1被断言时，例如通过逻辑“1”断言，每个切换块将对应的电压电平V_A、电压电平V₀和电压电平V_B连接到线405。

图5更详细地示出根据一实施方式的图4A的调制器401，其中，转换器是二阶开关电容差分转换器。除了输入电路402之外，Σ-Δ调制器401还包括积分器501、包括数模转换器502A和数模转换器502B的反馈级、第二级Σ-Δ调制器503以及量化单元504。

积分器501包括运算放大器505，该运算放大器具有差分输入端506、508以及差分输出端510、512，输出端510通过电容器C_i ⁺连接到输入端506，以及输出端512通过电容器C_i ^-连接到输入端508。输入端506通过开关516和采样电容器C_s ⁺连接到线405A，线405A接着通过开关517A连接到积分器501的正输入端。输入端508通过开关518和采样电容器C_s ^-连接到线405B，线405B接着通过开关517B连接到积分器501的负输入端。在开关516和电容器C_s ⁺之间的节点520通过开关521连接到共模电压V_cm，且在开关518和电容器C_s ^-之间的节点522通过开关523连接到电压V_cm。此外，积分器501包括连接在输入线405A和电压V_cm之间的开关527A以及连接在输入线405B和电压V_cm之间的开关527B。

反馈级的DAC502A包括连接在高基准电压V_ref ⁺和节点525A之间的开关524A以及连接在低基准电压V_ref ^-和节点525A之间的开关526A。节点525A还通过电容器C_dac ⁺连接到积分器501的节点520，以及通过开关528A连接到电压V_cm。类似地，DAC502B包括连接在高基准电压V_ref ⁺和节点525B之间的开关524B以及连接在低基准电压V_ref ^-和节点525B之间的开关526B。节点525B通过电容器C_dac ^-连接到积分器501的节点522，以及通过开关528B连接到电压V_cm。

输入电路402包括连接在低测试电压V_BIST ^-和输入线405A之间的开关532A和连接在低测试电压V_BIST ^-和输入线405B之间的开关532B、以及连接在高测试电压V_BIST ⁺和输入线405A之间的开关534A和连接在高测试电压V_BIST ⁺和输入线405B之间的开关534B。输入电路402还包括积分器501的开关517A、开关517B、开关527A和开关527B，这些开关适于附加地接收用于控制测试模式的控制信号，如下面将更详细地解释。在替选实施方式中，输入电路402可以包括与开关527A和开关527B的分离的开关，用于将线405A和线405B连接到差分接地电压。

积分器501在线510和线512上的差分输出端连接到第二级Σ-Δ调制器503的相应的输入端。例如，该第二级Σ-Δ调制器503包括与积分器501相同的另一积分器以及与DAC502A和DAC502B相同的DAC。调制器503的差分输出端连接到量化单元504的相应的输入端，量化单元504提供输出信号S_0,1，该输出信号S_0,1为Σ-Δ调制的信号。

在此示例中，共模电压V_cm为差分接地电压。

因此，在本实施方式中，通过V_BIST-和V_BIST+之间的电压差产生测试电压电平V_A，换言之，测试电压电平V_A等于V_BIST+-V_BIST-。通过V_BIST+和V_BIST-之间的电压差产生测试电压V_B，换言之，测试电压V_B等于V_BIST--V_BIST+。通过以这种方式产生测试电压，可以确保其相对于不同的接地电压的摆动是相等的。此外，通过施加相同的共模电压V_cm产生相同的差分零电压，可以确保中性点电压，其中，该共模电压V_cm还被施加到积分器的节点520和节点522。在一些实施方式中，电压V_BIST+和电压V_BIST-分别是DAC的基准电压V_REF+和基准电压V_REF-。

对本领域技术人员显而易见的是，在替选实施方式中，三个测试电压电平V_A、V₀、V_B可以仅基于单个电压电平V_BIST以及共模电压V_cm而产生。

图5中提供给各个开关的数字控制信号包括以下信号：

Φ₁，Φ₂：非重叠时钟信号，其中，Φ₁仅在采样阶段期间为真，且Φ₂仅在积分阶段期间为真；

S₀，S₁：输出信号S_0,1的互补形式，其中，当输出信号S_0,1为低时，S₀为真；当输出信号S_0,1为高时，S₁为真；

T₁，T₀：数字测试阶段信号T的互补形式，其中，T₁仅在测试阶段期间为高；T₀仅在正常阶段期间为高；

D_-1，D₀，D₁：形成数字测试控制信号，其中，在任一时间，这些信号中仅有一个信号为高，当测试电压是V_A时，信号D₁为高，当测试电压在差分零电压V₀处时，信号D₀为高，当测试电压是V_B时，信号D_-1为高。

积分器501的开关516和开关518通过信号Φ₂控制，而开关521和开关523通过信号Φ₁控制。DAC502A的开关528A和DAC502B的开关528B通过信号Φ₂控制，而当Φ₁和S₀都为高时，开关524A和开关526A导通，且当Φ₁和S₁都为高时，开关526A和开关524B导通。

当信号Φ₁和T₀为高时，积分器501的开关517A和开关517B都导通。当信号Φ₁、信号T₁和信号D_-1都为高时，输入电路402的开关532A和开关534B导通。当信号Φ₁、信号T₁和信号D₁都为高时，输入电路402的开关534A和开关532B导通。当信号Φ₂为高或当信号Φ₁、T₁、D₀都为高时，积分器501的开关536A和开关536B导通。

因此，在正常的操作模式期间，信号T₀为高。当在正常模式中，在Φ₁为高时的采样阶段期间，输入电压V_in ⁺和输入电压V_in ^-被采样到电容器C_s ⁺和电容器C_s ^-，同时，反相反馈电压分别通过DAC502A和DAC502B被采样到电容器C_dac ⁺和电容器C_dac ^-上。在Φ₂为高时的积分阶段期间，输入线405A和输入线405B被接地到相同的共模电压V_cm，且电容器C_dac ⁺和电容器C_dac ^-上的反相反馈电压被添加到运算放大器504的输入端506和输入端508处的电容器C_s ⁺和电容器C_s ^-上的采样电压。在这种方式中，在积分之前，反馈电压被有效地从输入电压中减去。

在T₁为高时的测试操作模式期间，DAC502A和DAC502B如同在正常模式下那样操作，但是，调制器401的输入电路402应用三元测试电压。尤其是，在积分阶段期间，开关527A和开关527B不再仅用于将输入线405A和输入线405B接地，而且还在采样阶段期间，通过将线405A和线405B都连接到相同的电压而提供差分零测试电压V₀，在这种情况下为共模电压V_cm。通过附加的四个开关532A、532B、534A、534B而提供测试电压V_A和测试电压V_B。

在替选实施方式中，为了应用中性点电压V₀，输入线405A和输入线405B可以简单地连接到输入端V_in-和输入端V_in+，这可能是短路的。在这种情况下，当施加电压V₀时，仅开关517A和开关517B被激活。

此外，在替选实施方式中，开关532A、532B以及开关534A、534B可以连接到在开关517A和开关517B前面的V_in+和V_in-输入节点，即，图4A的输入线406，而不是连接到输入线405A和输入线405B。这将仅涉及对开关517A和开关517B的定时信号的简单的修改，这对本领域技术人员来说显而易见的。

图6示出用于基于模拟测试信号V_test产生数字测试控制信号D_test的电路600的示例，在该示例中，电路600包括图5的实施方式中使用的三个控制信号D₁、D₀、D_-1。例如，电路600通过与包括待测试的Σ-ΔADC的芯片分开的适当的计算机辅助工具来实现，例如，信号D₁、信号D₀和信号D_-1的序列可以被存储在嵌入具有待测的Σ-Δ调制器的芯片上的存储器中，或存储到测试设备的存储器中，从而使得在测试阶段期间，该序列可以通过低成本的测试设备而被直接发送到待测的Σ-Δ调制器。

电路600包括例如通过理想的计算机辅助模拟所提供的多位Σ-Δ调制器602，该Σ-Δ调制器602包括减法器604，该减法器604从输入电压中减去反馈电压，且将结果提供给积分器606。积分器606将结果提供给一对量化单元608、610，每个量化单元均具有不同的量化电平。将量化单元608和量化单元610的输出提供给三态DAC612，三态DAC基于这些输出将反馈电压提供给减法器604。

因此，假定量化单元608比量化单元610具有更高的阈值，量化单元608用于确定何时施加三元测试信号的差分零测试电压V₀和何时施加三元测试信号的测试电压V_A之间的分界点，以及量化单元610用来确定何时施加三元测试信号的差分零测试电压V₀和何时施加三元测试信号的测试电压V_B之间的分界点。

逻辑块614接收来自量化单元608和量化单元610的输出，且基于这些输出产生三个控制信号D₁、D₀、D_-1。尤其是，控制信号D₁等于量化单元608的输出，D_-1等于量化单元608的输出的反相，该反相由反相器616提供，以及D₀相当于通过与门618提供的在量化单元608的输出的反相（由反相器620提供）和量化单元610的输出之间的与（AND）函数。

作为一种替选方法，电路600可用于产生二进制测试信号，该二进制测试信号提供给现将描述的图7A或图7B的芯片上的电路。

图7A和图7B示出用于产生数字测试控制信号D₁、D₀、D-1的电路的替选示例，在该示例中，基于二进制测试信号D_BIN，该二进制测试信号D_BIN例如存储在包括待测试的Σ-ΔADC的芯片上的存储器中，或在测试阶段期间，通过低成本的测试设备而提供。在该示例中，通过将二进制测试信号D_BIN的值添加到二进制测试信号的延迟形式而产生数字测试控制信号。

二进制测试信号的产生在本领域中是已知的，且例如在B.Dufort等的题为“On-chipAnalogSignalGenerationforMixed-SignalBuilt-InSelf-Test”的论文中被讨论。二进制测试信号可以存储在芯片上的存储器中，或者通过芯片上的数字谐振器而产生。

如图7A所示，寄存器702包括触发器r₁至触发器r_n，其中，n等于二进制测试序列中值的数目N。最初通过多路复用器704将值加载到寄存器702，多路复用器704最初被控制以选择二进制测试信号D_BIN。例如，在频率F_clk下，二进制测试信号D_BIN的二进制序列具有N个样本长度。例如，频率F_clk为与被测Σ-ΔADC的时钟频率相同的频率，或者为不同的频率。一旦二进制序列的N个值已被加载到触发器r₁至触发器r_n，则多路复用器704被控制以选择来自寄存器702输出端的反馈，使得寄存器702成为使二进制测试序列循环的线性反馈移位寄存器（LFSR）。

数字测试控制信号D₁、D_-1、D₀是通过逻辑块705基于寄存器的输出端的触发器r₁中的数据值J₁以及触发器r_δ中的数据值J₂而产生的，触发器r_δ是触发器r₁之前的一个或多个触发器。例如，δ的值等于或大于1。逻辑块705包括：与门706，该与门706通过对信号J₁和信号J₂执行与（AND）函数而产生信号D₁；异或门708，该异或门708通过对信号J₁和信号J₂执行异或（XOR）函数而产生信号D₀；以及或非门710，该或非门710通过对信号J₁和信号J₂执行或非（NOR）函数而产生信号D_-1。因此，当信号J₁和信号J₂都为高时，信号D₁为高，当信号J₁和信号J₂都为低时，信号D_-1为高，以及只要信号J₁和信号J₂中的一个或另一个为高，则信号D₀为高。

图7B示出替选实施方式752，其中，二进制测试信号D_BIN直接提供信号J₁，且通过仅具有δ个寄存器r₁至r_δ的寄存器752的输出端来提供信号J₂。例如，与图7A中相同的逻辑块705用于基于J₁和J₂分别产生信号D₁、信号D₀和信号D_-1。

图7B的实施方式的优势在于寄存器752小于图7A的寄存器702，因此，面积开销较低。例如，通过从外部低成本的测试设备的存储器反复发送二进制序列，或通过数字谐振器反复产生二进制序列而周期性地提供该二进制序列。

本发明示出三元测试序列的幅值A_T，该三元测试序列可以基于通过图7A或图7B的电路产生的控制信号而产生，该幅值A_T相对于二进制测试序列V_BIN的幅值A_B具有以下关系式：

其中，δ是在延迟的二进制流的时钟周期的延迟，以及N是序列长度。

此外，在二进制测试信号的相位Φ_T和三元测试信号的相位Φ_B之间的相位差如下所示： ${\mathrm{\Φ}}_T-{\mathrm{\Φ}}_B=-\frac{\mathrm{\π}}{N}\mathrm{\δ}$

因此，根据延迟δ的余弦函数，三元信号的幅值A_T减小，且二元信号和三元信号之间的相位差随δ线性变化。这些关系允许相对简单地控制三元测试信号的幅值和相位。

作为示例，对于δ的值为1，示出的三元信号可以具有相对于其二进制计数器部分几乎一半的量化噪声功率。

图8示出图7A或图7B的二进制信号J₁和J₂和相应的数字测试控制信号D₁、D₀、D_-1的示例，以及基于这些控制信号所产生的且具有测试电压电平V_A、V_B、V₀的所产生的三元测试信号的示例。

图9示出包括Σ-ΔADC和BIST的集成电路900。如图所示，例如包括具有图5的输入电路402的调制器401的Σ-Δ调制器902，通过输入线904接收模拟信号，以及通过输入线906接收数字测试控制信号D_test。调制器902还接收用于产生图5的相位信号Φ₁和相位信号Φ₂的定时信号F_clk以及指示测试模式的激活的信号T。块908提供图5的基准电压V_ref ⁺和基准电压V_ref ^-、以及测试电压V_BIST+和测试电压V_BIST-。调制器902的一位输出被提供给双输入多路复用器910，且由控制块912通过延迟块914提供另一输入。在该示例中，控制块912对应于图7A的电路700，且包括寄存器702、多路复用器704以及逻辑块705，但在替选实施方式中可使用其它电路装置。多路复用器704的输入端连接到芯片上的引脚接入916，例如，用于将来自外部测试设备（未示出）的二进制序列加载到寄存器702中。延迟块914接收来自寄存器702的输出端的信号J₁。

多路复用器910的输出端连接到抽取滤波器920，该抽取滤波器920还接收定时信号F_clk，且将输出提供至并行的n+3位的输出线922上，用于生成高分辨率基准信号。

输出线922连接到基准存储器924和响应存储器926，该基准存储器924存储基准序列，该响应存储器926存储响应序列。通过块928比较基准序列和响应序列，且将结果提供至输出线930上。

在操作中，首先，二进制测试序列被加载到寄存器702中。该二进制测试序列随后被提供给延迟块914，该延迟块914引入延迟Z-(L+δ)，其中，L是Σ-Δ转换器的阶，例如，等于2。因此，假定δ值为1，块914引入三个周期的延迟，使得抽取滤波器的输出端的码值与对应的被测Σ-Δ调制器902的输出码值同步。

数字多路复用器910被控制成将延迟块914的输出端连接到抽取滤波器920。来自延迟元件914的值在通过抽取滤波器920滤波后存储到基准存储器924。然后，将加载到寄存器702中的相同的二进制测试序列提供给被测Σ-Δ调制器902。数字多路复用器910被控制成将ADC902的输出端连接到抽取滤波器920，且将来自转换器902的值在通过抽取滤波器920滤波后存储到响应存储器926中。

然后，分析块928例如使用正弦波拟合算法对存储器924和存储器926中的序列进行分析，以确定测试是否成功。这种技术例如在L.Rolíndez等的题为“AStereoAudioΣΔADCArchitecturewithEmbeddedSNDRSelf-Test”的出版物中被讨论。例如，计算SNR（信噪比）和SNDR（信噪失真比）并将SNR（信噪比）和SNDR（信噪失真比）与可接受的范围比较，以产生通过/失败输出信号。

例如，对于三元测试信号的每个振幅值，所选的延迟参数δ具有特定的优化值。尤其是，三元测试信号理想地具有高SNDR（信噪失真比）以及低功率。通过模拟，用于给定的δ值的SNDR和功率以及幅值可以被确定，且用于选择最优δ值。

本文所描述的施加三元测试信号以测试Σ-ΔADC的实施方式的优势在于，当与二进制信号比较时，这样的信号具有减小的量化噪声和更好的测试分辨率。这使得动态性能测量结果接近被测Σ-ΔADC的完整的输入动态范围。此外，由于转换器架构拒绝三元流中存在的高频噪声，因此在Σ-ΔADC的输入端不需要滤波器来对三元信号进行滤波。此外，可以在芯片上产生或存储三元测试序列，从而允许有完整的BIST解决方案。

此外，由于输入电路仅改动为包括一些额外的开关，因此仅需要对被测Σ-ΔADC稍加修改。

此外，有利地，基于二进制测试信号以简单的方式产生用于三元测试流的数字测试控制信号D_test。通过基于将二进制测试信号添加到二进制测试信号的延迟形式来产生三元测试信号，可以以简单的方式控制三元测试信号的幅值和相位。

此外，由于额外的状态，具有三种状态的测试信号比二进制测试信号更好地强调积分器级的非线性。

虽然已结合附图描述了本发明的一些特定实施方式，但是对本领域技术人员而言显而易见的是，可以应用许多修改和变型。

例如，对本领域技术人员而言显而易见的是，可以基于二进制测试信号或以其他方式产生三元测试信号。

此外，对本领域技术人员而言显而易见的是，当将选择低测试电压V_BIST-时可以用例如具有值“00”的二位信号取代三个信号D₁、D₀、D_-1，当将选择共模测试电压V_cm时，可以用具有值“01”或“10”的二位信号取代三个信号D₁、D₀、D_-1，或当将选择高测试信号V_BIST+时，可以用具有值“11”的二位信号取代三个信号D₁、D₀、D_-1。

虽然图5的实施方式是二阶转换器，但对本领域技术人员而言显而易见的是，本文所描述的原理可以应用到具有任意数量的级、具有任何反馈DAC架构以及产生任意数量的位的任何Σ-Δ调制器架构。

对本领域技术人员而言显而易见的是，在本发明的替选实施方式中，本文所描述的与各种实施方式相关的各种特征可以以任何组合结合。

Claims (18)

1.一种Σ-Δ开关电容模数转换器ADC，包括：

输入线(405)，所述输入线用于接收待转换的信号；以及

开关电路，所述开关电路适用于在所述Σ-Δ开关电容ADC的测试模式期间，通过基于数字测试控制信号(D_test)周期性地选择待施加到所述输入线的第一测试电压、第二测试电压和第三测试电压中的一个测试电压，而将三元测试信号施加到所述输入线。

2.根据权利要求1所述的Σ-Δ开关电容ADC，还包括：分别用于接收所述第一测试电压、所述第二测试电压和所述第三测试电压(V_A、V₀、V_B)的第一输入端、第二输入端和第三输入端(408、410、412)。

3.根据权利要求2所述的Σ-Δ开关电容ADC，其中，所述Σ-Δ开关电容ADC是差分转换器，所述第一测试电压、所述第二测试电压和所述第三测试电压分别是第一差分测试电压、第二差分测试电压和第三差分测试电压，以及所述第一输入端、所述第二输入端和所述第三输入端均包括一对差分输入端子，在各对差分输入端子之间分别施加所述第一差分测试电压、所述第二差分测试电压和所述第三差分测试电压。

4.根据权利要求2或3所述的Σ-Δ开关电容ADC，还包括用于接收模拟输入信号的第四输入端(406)，其中，在所述Σ-Δ开关电容ADC的正常模式期间，所述开关电路被布置为将所述模拟输入信号施加到所述输入线。

5.根据权利要求2所述的Σ-Δ开关电容ADC，还包括：第一开关(420、534A、534B)，所述第一开关连接在所述第一输入端和所述输入线之间；第二开关(422、517A、517B、527A、527B)，所述第二开关连接在所述第二输入端和所述输入线之间；以及第三开关(424、532A、532B)，所述第三开关连接在所述第三输入端和所述输入线之间；其中，所述数字测试控制信号包括分别适于控制所述第一开关、所述第二开关和所述第三开关的第一控制信号、第二控制信号和第三控制信号(D_-1、D₀、D₁)。

6.根据权利要求5所述的Σ-Δ开关电容ADC，其中，所述第一测试电压对应于施加到所述第一开关的差分输入端(408A、408B)的第一电压电平(V_BIST+)和第二电压电平(V_BIST-)之间的电压差，以及所述第三测试电压对应于施加到所述第二开关的差分输入端(412A、412B)的所述第二电压电平和所述第一电压电平之间的电压差。

7.根据权利要求6所述的Σ-Δ开关电容ADC，其中，所述第一电压电平等于施加到所述Σ-Δ开关电容ADC的第一反馈块(502A)的正基准电压(V_ref+)，以及所述第二电压电平等于施加到所述Σ-Δ开关电容ADC的第二反馈块(502B)的负基准电压(V_ref-)。

8.根据权利要求1所述的Σ-Δ开关电容ADC，其中，所述第二测试电压是施加到所述Σ-Δ开关电容ADC的一对采样电容器的两个端子的差分零电压。

9.一种集成电路，包括根据权利要求1所述的Σ-Δ开关电容ADC、以及适于产生所述数字测试控制信号的控制电路(600、700、750)。

10.根据权利要求9所述的集成电路，其中，所述控制电路包括Σ-Δ调制器(602)，所述Σ-Δ调制器用于对模拟测试信号施加Σ-Δ调制，所述Σ-Δ调制器包括两个比较器(608、610)，所述两个比较器用于检测所述模拟测试信号的值何时在三个电压范围之一中。

11.根据权利要求9所述的集成电路，其中，所述控制电路适于基于二进制测试信号产生所述数字测试控制信号。

12.根据权利要求11所述的集成电路，其中，所述控制电路包括：延迟元件(702、752)，所述延迟元件适于产生二进制测试信号的延迟形式；以及逻辑元件，所述逻辑元件用于基于所述二进制测试信号和所述二进制测试信号的延迟形式产生所述数字测试控制信号。

13.根据权利要求12所述的集成电路，其中，所述延迟元件(702)是布置为存储所述二进制测试信号的二进制序列的线性反馈移位寄存器。

14.根据权利要求11或12所述的集成电路，还包括存储所述二进制测试信号的存储器(916)。

15.一种测试Σ-Δ开关电容模数转换器(ADC)的方法，包括在测试模式期间，通过基于数字测试控制信号(D_test)周期性地选择待施加到所述Σ-Δ开关电容ADC的输入线的第一测试电压、第二测试电压和第三测试电压中的一个测试电压，而将三元测试信号施加到所述输入线。

16.根据权利要求15所述的方法，其中，所述Σ-Δ开关电容ADC是差分转换器，且所述三元测试信号包括第一差分电压电平、第二差分电压电平和第三差分电压电平(V_A、V₀、V_B)。

17.根据权利要求16所述的方法，其中，所述第二差分电压电平(V₀)是差分零电压。

18.根据权利要求15或16所述的方法，其中，所述数字测试控制信号基于以下之一而产生：

二进制测试信号；以及

模拟测试信号。