CN104135288B - 模拟数字转换器中的亚稳态检测和校正 - Google Patents

模拟数字转换器中的亚稳态检测和校正 Download PDF

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Abstract

一种操作模拟数字转换器（ADC）的方法，包括：使用比较器比较模拟输入信号和参考信号，并根据比较生成比较器的输出；将比较器的输出存储在至少一个存储单元中；监测所存储的比较器的输出以确定模拟输入信号和参考信号之间的差值是否在预定范围之内；以及在确定模拟输入信号和参考信号之间的差值在预定范围之内之后检测亚稳态误差。

Description

模拟数字转换器中的亚稳态检测和校正
技术领域
本发明涉及可用于在ADC中检测和/或校正亚稳态误差的方法和技术。
背景技术
模拟数字转换器（ADC）是将模拟输入信号转换成对应的数字输出信号的装置。通常，该转换通过使用一个或多个比较器比较模拟输入信号和一个或多个基准电压进行。然后，将这些比较的结果存储在存储器单元中，如锁存器或触发器。在大多数应用中，输入信号的采样以均匀的时间间隔进行，以生成表示模拟输入信号的数字值序列。
图1是示出1位ADC100的简化示例的框图。在这个示例中，模拟输入信号以时钟信号定义的均匀间隔转换成1位数字样本。
参照图1，ADC100包括比较器105和锁存器110。比较器105接收模拟输入信号Vin，并比较它和基准电压Vref。在一些实施例中，当模拟输入信号Vin大于或等于基准电压Vref时，比较器105输出“1”，当模拟输入信号Vin小于基准电压Vref时，比较器105输出“0”。锁存器110存储比较器105的输出，并将存储的值作为数字样本d0输出。比较器105的输出根据时钟信号clk更新。
一般来说，ADC100的位分辨率可以通过在模拟输入信号Vin和其他的基准电压之间进行更多的比较，并将这些比较的结果存储在更多的锁存器中来提高。这些更多的比较可以使用更多的比较器并行执行，或者它们可以使用相同或更多的比较器顺序执行。顺序执行比较的多位ADC的一个简化示例参照图2说明如下。
图2是示出逐次逼近寄存器（SAR）ADC200的简化示例的框图。在这个示例中，通过以时钟信号clk定义的均匀间隔执行“n+1”次电压比较，模拟输入信号Vin被转换成第（n+1）位的数字样本。
参照图2，ADC200包括比较器205、SAR210和数字模拟转换器（DAC）215。比较器205接收模拟输入信号Vin，并比较它和DAC215输出的参考信号Vref。当模拟输入信号Vin大于或等于基准电压Vref时，比较器205输出“1”，当模拟输入信号Vin小于基准电压Vref时，比较器205输出“0”。SAR210使用对应的多个锁存器存储和输出数据d0，d1，...，dn，并基于比较器205的输出更新这个数据。出于说明的目的，假定数据d0表示数字样本的最高有效位，数据dn表示最低有效位，依此类推。DAC215将数据d0，d1，...，dn转换成基准电压Vref，因此使用数据d0，d1，...，dn更新基准电压Vref。数据d0，d1，...，dn和基准电压Vref的更新根据时钟信号clk进行，时钟信号clk控制比较器205的输出的更新。
在ADC200的常规切换工作过程中（ADC200只是SAR ADC的几个可能的实现之一），数据d0，d1，...，dn通过比较器205根据时钟信号clk执行模拟输入信号Vin和基准电压Vref之间的逐次比较的迭代过程更新。在迭代过程中，数据d0，d1，...，dn被初始化，使得所有位都为“0”。在每次迭代开始时，选择数据di更新，并在第一次迭代中将“i”设置为零。数据di变为“1”，DAC215生成幅值与数据d0，d1，...，dn对应的基准电压Vref。例如，当n=3时，第一次迭代将数据d0，d1，...，dn变为“1000”，DAC215生成幅值与“1000”对应的基准电压Vref。如果模拟输入信号Vin大于或等于基准电压Vref，那么数据di的值保持为“1”。否则，它变为“0”。接着，该过程确定是否已经更新数据d0，d1，...，dn的所有的位。如果是，那么数据d0，d1，...，dn从SAR210的锁存器中取出。否则，“i”递增，并执行下一次迭代。
在上述和其他的ADC中，比较两个模拟电压并将得到的二进制输出值存储在锁存器中所需要的时间可能取决于这两个输入电压之间的差值。差值越小，生成和存储输出值花费的时间越长。较长的延迟可能会导致亚稳态误差，导致ADC输出错误的结果。例如，在图2的ADC200中，如果模拟输入信号Vin相对接近基准电压Vref的初始值，那么需要相对长的时间来更新数据d0。如果这个时间比时钟信号clk的周期更长，那么数据d0不会被正确地更新，直到执行下一次比较，这可能导致亚稳态误差。这种亚稳态误差的一个示例参照图3A和3B说明如下。
图3A是示出4位SAR ADC300的一个示例的电路图。ADC300表示图2的ADC200的一种可能的实现。图3B是示出ADC300工作和在工作期间产生亚稳态误差的时序图。
参照图3A和图3B所示，ADC300包括与ADC200基本相同的功能，不同之处在于SAR210由多路分解器（DMUX）和多个与数据d0，d1，d2，d3分别对应的锁存器的组合来实现。DMUX响应于两位控制信号CTRL[0:1]工作，以DMUX输出信号D0，D1，D2，D3之一的形式将比较器205的输出传送到四个锁存器之一。出于说明的目的，假设模拟输入信号Vin具有与数字值“0111”对应的幅值，如图3B中的水平虚线所示。
ADC300通过每1ns在时刻t=0ns，1ns，2ns，3ns执行四次顺序比较将模拟输入信号Vin转换为4位数据d0，d1，d2，d3，并在t=4ns取出结果。由于模拟输入信号Vin的值相对接近基准电压Vref的初始值，因此第一比较和存储可能花费多于1ns。在图3B的示例中，需要花费2.5ns。在1ns之后，ADC300将数据d0存储为“1”，因此第二比较产生“0”。在2ns之后，ADC300将数据[d0，d1]存储为“10”，因此第三比较产生“0”。在2.5ns之后，第一比较的结果最终写入对应的锁存器，因此ADC300在此时将数据d0存储为“0”，如虚线圆所示。在3ns之后，ADC300执行第四比较，产生“1”。最后的结果为“0001”，而不是“0111”，这意味着误差幅值是“0110”，这几乎是4位ADC的半刻度误差。换句话说，如图该示例所示，ADC中的亚稳态误差可以产生相对较大的转换误差。
一般地，如果所需的转换速度相对较低，ADC可以被设计为具有降低概率的亚稳态误差。例如，ADC可以被设计使得亚稳态误差出现的概率为10-8。然而，在测量仪器应用中，如实时示波器，所要求的稳态误差率可能非常低（例如，10-20），所需的采样速率可能非常高（例如，10或100GS/s）。在这些情况下，可以通过交织“M”个ADC，其中每一个都工作在较低的采样速率（fs/M）来降低亚稳态误差率，但是这可能会导致不可接受的较大的交织因子M。并且，某些ADC架构比其他的更容易产生亚稳态误差，即对于给定的采样速度，误差出现得更频繁。这正是尽管SAR ADC具有普遍优越的电源效率，但例如流水线ADC还是成为优于SARADC的优选选择的一个原因。这也是例如异步SAR ADC比同步SAR ADC速度更快的一个原因，因为在异步SAR ADC中，没有必要为比较器分配大量的时间常数。
鉴于传统ADC的上述和其他的缺点，存在对于具有改进的亚稳态检测和校正机制的ADC的普遍需求。
发明内容
在一个代表性实施例中，一种操作ADC的方法包括：使用比较器比较模拟输入信号和参考信号，并根据比较生成比较器的输出，将比较器的输出存储在至少一个存储单元中，监测所存储的比较器的输出以确定模拟输入信号和参考信号之间的差值是否在预定范围之内，并在确定模拟输入信号和参考信号之间的差值在预定范围之内之后检测亚稳态误差。
在某些相关的实施例中，监测所存储的比较器的输出包括在第一时刻和第二时刻采样所存储的比较器的输出以生成所存储的比较器的输出的相应的第一和第二样本，并相互比较第一和第二样本以确定所存储的比较器的输出在第一时刻和第二时刻之间是否变化。在这些实施例中，可以在确定第一和第二样本具有不同的值之后检测到亚稳态误差。此外，在第一时刻和第二时刻采样所存储的比较器的输出可以包括在第一时刻从存储器单元传送所存储的比较器的输出到第一触发器，以及在第二时刻从存储器单元传送所存储的比较器的输出到第二触发器，并从第一触发器传送所存储的比较器的输出到第三触发器，其中第二时刻发生在当前ADC采样周期的结束时刻。
在某些相关的实施例中，该方法进一步包括：（a）在第i个时刻采样所存储的比较器的输出，以产生第n个样本，并将该第n个样本存储在第p个存储器单元中，（b）在第i个时刻之后的第j个时刻采样所存储的比较器的输出，以产生第m个样本，并将该第m个样本存储在第q个存储器单元中，（c）采样第p个存储器单元，以产生第（n+1）个样本，并将该（n+1）个样本存储在第（p+1）个存储器单元中，（d）采样第q个存储器单元，以产生第（m+1）个样本，并将该第（m+1）个样本存储在第（q+1）个存储器单元中，以及（e）比较该第（n+1）个样本和该第（m+1）个样本，并基于该比较检测亚稳态误差。操作（c）和（d）可以在增加m和n的值执行（e）之前重复至少一次，每一次重复都增加m，n，p和q的值。
在某些相关的实施例中，将比较器的输出存储在至少一个存储单元中包括将比较器的输出存储在第一存储单元中，以及将比较器的输出的补码值（complementary value）存储在第二存储单元中，并且监测所存储的比较器的输出以确定模拟输入信号与参考信号之间的差值是否在预定范围之内包括采样存储比较器的输出的第一和第二存储单元以产生第一和第二样本，以及比较第一和第二样本。在这些实施例中，可以在确定第一和第二样本具有相同的值之后检测到亚稳态误差。
在另一代表性实施例中，ADC包括：比较器，被配置成比较模拟输入信号和参考信号以产生比较器的输出；存储器单元，包括至少一个被配置成存储比较结果的至少一个存储单元；监测单元，被配置成监测所存储的比较器的输出以确定模拟输入信号和参考信号之间的差值是否在预定范围之内；以及误差检测单元，被配置成在确定模拟输入信号和参考信号之间的差值在预定范围之内之后检测亚稳态误差。
在某些相关的实施例中，监测单元通过在第一时刻和第二时刻采样所存储的比较器的输出生成所存储的比较器的输出的相应的第一和第二样本，并相互比较第一和第二样本以确定所存储的比较器的输出在第一时刻和第二时刻之间是否变化来监测所存储的比较器的输出。在这些实施例中，作为监测单元确定第一和第二样本具有不同的值的结果，误差检测单元检测到亚稳态误差。
在某些实施例中，存储器单元将比较器的输出存储在第一存储单元中，并将比较结果的补码值存储在第二存储单元中，监测单元采样存储比较器的输出的第一和第二存储单元以产生第一和第二样本，并比较第一和第二样本。在这些实施例中，作为监测单元确定第一和第二样本具有相同的值的结果，误差检测单元检测到亚稳态误差。
在某些相关的实施例中，ADC还包括被配置为通过生成表示模拟输入信号的数字输出信号来校正亚稳态误差的校正单元，其中数字输出信号包括在检测亚稳态误差之前获得的存储的比较结果，后面跟有具有通过亚稳态检测确定的值的多个位。
附图说明
结合附图阅读下面的详细描述可以最好地理解所描述的实施例。在任何适用和实用的地方，类似的附图标记指代相似的元件。
图1是示出1位ADC的简化示例的框图。
图2是示出SAR ADC的简化示例的框图。
图3A是示出4位SAR ADC的示例的电路图。
图3B是示出图3A的ADC的工作以及在工作过程中产生亚稳态误差的时序图。
图4是根据一个代表性实施例的包括亚稳态检测器的ADC的框图。
图5是根据另一代表性实施例的包括稳态检测器的ADC的框图。
图6是示出根据一个代表性实施例的操作ADC的方法的流程图。
图7是示出根据一个代表性实施例的包括亚稳态检测器的ADC的一部分的电路图。
图8是示出根据一个代表性实施例的操作图7的ADC的方法的流程图。
图9是示出根据一个代表性实施例的包括亚稳态检测器的ADC的一部分的电路图。
图10是示出根据一个代表性实施例的操作图9的ADC的方法的流程图。
具体实施方式
在下面的详细描述中，为了解释而不是限制的目的，对公开具体细节的代表性实施例进行了阐述，以便提供对本发明的教导的全面理解。然而，对受益于本公开的本领域的普通技术人员来说显而易见的是，根据本公开的教导的与本说明书中公开的具体细节不同的其他实施例仍在所附权利要求的范围之内。此外，可以省略公知的装置和方法的描述，以便不混淆对示例性实施例的描述。这些方法和设备显然在本发明的教导的范围之内。
本说明书中使用的术语仅用于描述具体实施例的目的，而不是为了限制。所定义的术语除了已定义术语的技术和科学含义还包括通常在本发明的教导的技术领域中被理解和接受的含义。如在说明书和所附权利要求中使用的，术语“一个”和“该”包括单数和复数对象，除非上下文另有明确规定。因此，例如，“一个设备”包括一个设备和多个设备。
所描述的实施例一般地涉及可用于在ADC中检测和/或校正亚稳态误差的方法和技术。如图3A和3B的示例所示，当比较和存储得到的数据花费比预期更长的时间时，可能产生亚稳态误差。当比较器的输入之间的差值相对较较小时，比较通常会较慢。因此，可以通过在转换过程中识别比预期慢的比较，保持在亚稳态发生之前获得所有的比较结果，并强迫剩下的位为100...0来检测并校正亚稳态误差。在同步SAR ADC中，这可以通过在两个不同的时刻采样用来存储比较器的输出的锁存器中的值来实现：在预期判定将要完成的第一时刻（即，在锁存器值的变化将导致转换误差之前），以及在完成转换过程之后的第二时刻。对这两个抽样值进行比较，如果它们是不同的，那么检测到亚稳态误差，输出的数据可以基于亚稳态误差发生的位的位置来确定。这个采样可以通过使用适当的延迟时钟同步的触发器实现，例如，如图7所示。此外，由于触发器也是再生电路，也可能存在亚稳态问题，因此可以对触发器的值进一步再采样特定的次数，以任意降低无法检测出亚稳态误差的概率。再采样为触发器内部的正反馈电路提供了更多的时间再生。该再采样可能会引入额外的延迟时间，但该延迟可能在许多应用（如，测量仪器）可以容忍的范围内。
在某些SAR ADC架构中，比较器输出和其补码值都存储在锁存器中。通常情况下，锁存器都初始化为相同的值，然后翻转其中之一。在这种情况下，可以通过在比较器选通之后在某一个时刻采样两个锁存器的值来检测亚稳态误差（即，在锁存器值的变化将导致转换误差之前），如图9中所示。如果两个采样值是相同的，那么检测出亚稳态误差。为了进一步降低亚稳态检测器处于亚稳态的概率，可以对触发器中的采样值进一步再采样。
除了提供改进的精度，利用如本说明书所述的亚稳态检测和校正也可以允许增加同步SAR ADC的速度。例如，为了使用常规技术达到10-20的亚稳态速率，可能需要分配大约45的时间常数用于比较器再生。然而，如果使用亚稳态检测和校正，那么大约7的时间常数可能足够了。此外，尽管下面关于同步SAR ADC描述了一些实施例，但所描述的概念可以推广到任何ADC架构。
图4是包括根据一个代表性实施例的亚稳态检测器的ADC400的框图。
参照图4，ADC400包括比较器405、至少一个锁存器410和亚稳态检测/校正单元415。ADC400被配置为将模拟输入信号Vin转换成（n+1）位数字输出信号d[0：n]。
在ADC400的典型工作过程中，比较器405接收模拟输入信号Vin和至少一个基准电压Vref。它比较模拟输入信号Vin和至少一个基准电压Vref，并根据模拟输入信号Vin和至少一个基准电压Vref之间的差值产生比较器输出。一般情况下，比较器输出可以包括一个或多个信号。例如，一些比较器可以产生彼此互补的两个信号。比较器输出的同步（timing）可以依赖于模拟输入信号Vin和至少一个基准电压Vref之间的差值。例如，当差值相对较小时，比较器输出可能不能反映比较的结果，直到经过相对较长的时间。至少一个锁存器410接收并存储比较器的输出，亚稳态检测/校正单元415监测存储在至少一个锁存器410中的数据，以确定该差值是否在预定（例如，较小）的范围之内。此后，亚稳态检测/校正单元415基于对存储在锁存器中的数据的监测来检测亚稳态误差。
在某些实施例中，该监测通过在第一时刻以及随后的第二时刻采样锁存器以确定所存储的数据在这两个时刻之间是否变化来实现。第一时刻可以对应于正常工作条件下所存储的比较器的输出被预期为有效的时刻，第二时刻可以对应于模拟输入信号Vin到数字输出信号d[0：n]的转换将要完成的时刻。锁存数据在第一时刻和第二时刻之间的变化表示比较器的输出需要相对较长的时间来进行更新，而这又表示模拟输入信号Vin和基准电压Vref之间的差值相对较小。因此，该变化可以用于检测亚稳态误差。在某些其他的实施例中，监测通过采样被配置为分别存储比较器输出的值和比较器输出的值的互补的第一和第二锁存器，然后确定从这两个锁存器采样得到的相应的值是否相同来实现。当采样值相同时，表示比较器的输出没有被更新为反映模拟输入信号Vin和基准电压Vref之间的差值，而这又表示模拟输入信号Vin和基准电压Vref之间的差值相对较小。因此，该值的不同可以用于检测亚稳态误差。根据下面对图6-10的描述，至少一个锁存器410和亚稳态检测/校正单元415的多种可能的实现将变得显而易见。
图5是包括根据另一代表性实施例的亚稳态检测器的ADC500的框图。
参照图5，ADC500包括比较器505、SAR510、数字模拟转换器515和亚稳态检测/校正单元520。ADC500被配置为将模拟输入信号Vin转换成（n+1）位数字输出信号d[0：n]。
ADC500类似于上面描述的ADC200工作，不同在于亚稳态检测/校正单元520在不同的时刻对存储在SAR510的锁存器中的比较器的输出采样，以检测亚稳态误差的存在，并在检测到亚稳态误差之后输出校正后的数字输出信号d[0：n]。此外，ADC500与时钟信号clk同步地进行比较。采样可以在第一和第二时刻进行，类似于图4的亚稳态检测/校正单元420。根据下面对图6-10的描述，SAR510和亚稳态检测/校正单元520的多种可能的实现将变得显而易见。
图6是示出操作根据一个代表性实施例的ADC的方法600的流程图。出于说明的目的，假设图6的方法由ADC500执行，尽管该方法不局限于此或任何其他特定的实现。在下面的描述中，示例性方法的特征将用括号（SXXX）来表示，以将它们与示例性装置的特征区分开。
参照图6，该方法开始于使用比较器比较模拟输入信号和参考信号，并根据模拟输入信号和参考信号之间的差值产生比较器的输出（S605）。这可以包括例如如图5的模拟输入信号Vin和基准电压Vref之间的比较。比较器通常具有一个或两个输出，这两个输出通常与补码值对应。在进行比较之前，比较器典型地复位，对应的用于存储比较器输出的锁存器被设置为默认值（例如，“1”）。然后，比较器被选通以启动比较。比较器被选通之后，通常在比较器输出反映比较结果之前存在延迟。如上面所指出的，延迟的大小取决于模拟输入信号和参考信号之间差值的大小。例如，当差值较小时，延迟可能会相对较大。
接下来，该方法将比较器的输出存储在至少一个存储单元中，如锁存器（S610）。例如，可以将单个位存储在单个锁存器中，或者可以将两个位存储在两个锁存器中。接着，该方法监测至少一个锁存器，以确定模拟输入信号和参考信号之间的差值是否在预定范围之内（S615）。该预定范围通常是与亚稳态误差对应的较小的范围。对至少一个锁存器的监测在不同的实施例中可以采取不同的形式。例如，如下面关于图7和8的描述，监测可以包括在两个不同的时刻采样单个锁存器以确定存储在锁存器中的比较器的输出在这些时刻之间是否变化，表示模拟输入信号和参考信号之间的差值是相对较小的。替代性地，如下面关于图9和10的描述，监测可以包括采样两个锁存器以确定它们是否已经更新以反映模拟输入信号和参考信号之间的差值。如果未更新，那么表示模拟输入信号和参考信号之间的差值相对较小。此外，如下所述，采样数据可以被再采样任意次数，以提高亚稳态误差检测和校正的精度。最后，该方法基于对锁存数据的监测检测亚稳态误差（S620）。
在如图5所示的SAR ADC中，操作S605至S615可以对数字输出信号d[0：n]的每一个不同位的值重复。在这些重复的过程中，如果检测到亚稳态误差，那么数字输出信号d[0：n]可以通过保留在检测到误差之前确定的所有位的值，并将剩余位的值设置为“1”，后面跟随一串“0”。
图7是示出包括根据一个代表性实施例的亚稳态检测/校正单元的ADC的一部分的电路图。出于说明的目的，以及为提供示例性的情景，假设图7中示出的部分形成图5中示出的ADC500的一部分。特别地，假设该部分包括比较器505、SAR510的一部分和亚稳态检测/校正单元520的一部分。图中示出的部分用来处理数字输出信号d[0：n]的单个位（例如，第一位d0）。其他类似的部分可以用于处理同一数字输出信号的其他的位。
参照图7，比较器505执行模拟输入信号Vin和基准电压Vref之间的比较，如参照图5描述的。首先初始化比较器505，连同对应的锁存器，如上文所述。然后在时钟信号clk确定的时刻t0选通或更新该比较器。比较器505产生的比较器输出通过第一逻辑门G1传输到锁存器。逻辑门G1是与（AND）门，并用作多路分解器（DMUX）的一部分，类似于图3A所示的多路分解器。在1:4多路分解器的示例中，如图3A所示，多路分解器控制信号CTRL[0:1]具有四个不同的值以激活四个不同的选择信号SEL[0:3]之一。当特定的选择信号SELi被激活时，它使得比较器的输出转换成多路分解器的输出信号Di。同时，时钟信号clk和选择信号SELi输入到第二逻辑门G2，第二逻辑门G2提供输出信号到延迟电路ΔT。
锁存器的输出在由时钟信号clk和延迟电路ΔT施加的延迟定义的第一时刻t1存储在第一触发器FF1中。然后，锁存器电路的输出也在由最终时钟clk_final定义的第二时刻t2存储在第二触发器FF2中。最终时钟clk_final的持续时间段（period）与ADC500中执行数字输出信号d[0：n]的“n+1”位的“n+1”次比较所需要的时间对应。因此，对于最终时钟clk_final的每一个周期，时钟信号clk都通过“n+1”个周期。并且，在第二时刻t2，存储的锁存器的输出从第一触发器FF1传送到第五触发器FF5。然后，存储在第二触发器FF2和第五触发器FF5中的数据同步传递通过更多的触发器直到传递的数据到达XOR门。
一旦数据到达XOR门，如果它在触发器FF4和FF7中是相同的，那么表示未发生关于该数据的亚稳态误差。因此，校正信号采用值“0”，表示不需要进行亚稳态误差校正。否则，如果数据在触发器FF4和FF7中是不同的，那么表示发生关于该数据的亚稳态误差。这通常意味着，存储在锁存器中的值在第一时刻t1和第二时刻t2之间发生了变化，或存储在触发器之一中的值在数据传送之间发生了改变。当存在亚稳态误差时，校正信号采用值“1”以表示需要进行亚稳态误差校正。一般情况下，可以通过增加图7中示出的每一个相应的触发器链中的触发器的数目来任意降低未能成功检测出或校正亚稳态误差的概率。
响应于校正信号采用值“1”，亚稳态检测/校正单元520通过保留数字输出信号d[0：n]中比发生亚稳态的位值权重更大的所有位值并将剩余的位值设置为“1”后面跟有多个“0”来进行误差校正。
关于图7描述的用于检测亚稳态的条件可以以替代性方式使用特定的概括来系统阐述，如下所示。在每一次比较的过程中，比较器505的一个输出端都连接（通过多路分解器）到一个锁存器的输入端。在比较之前，比较器505复位，锁存器的值被设置为“1”，虽然使用“1”只是示例，在其他的实现中可以使用不同的极性。当锁存器在比较器505被选通之前被设置为“1”时，锁存器应该被设计为使得在其输出端不允许存在虚假转换（falsetransition）。这意味着响应于比较器的输出，锁存器的输出可以保持为“1”或完全改变其值为“0”（如果锁存器最初复位为“0”，那么它只能保持为“0”或完全改变其状态为“1”）。锁存器输出从“1”变为接近“0”的某一电压，然后又回到“1”的部分转换（partialtransition）是不允许的。这可以通过在锁存器内嵌入简单的倾斜反相器（skewedinverter）来实现。在比较器505选通之后，根据输入信号Vin和基准电压Vref之间差值（以下称作Vdiff）的不同，可能会发生三种不同的情形。
在第一种情形中，Vdiff小于或等于某一较小的电压V1，其中0<V1<LSB。在此情形中，Vdiff是负的或非常小的正电压，这样比较器505的输出保持为零（它之前复位）或产生非常小的脉冲，不会改变存储在锁存器中的值。因此，在第一时刻和第二时刻都将对“1”采样。由于两个样本是相等的，因此未检测到亚稳态，存储在锁存器中的值为“1”。
在第二种情形中，Vdiff在V1和V2之间，其中V1<V2<LSB。在此情形中，比较器505在其输出端产生复位锁存器的值的窄脉冲，但锁存器将在第一时刻其值被采样之后复位。因此，第一样本是“1”，第二样本是“0”。因此，检测到亚稳态。
在第三种情形中，Vdiff大于或等于V2。在此情形中，比较器505的输出是将会迅速复位锁存器的值的宽脉冲。因此，在对锁存器采样的第一时刻之前，它都将会是“0”。第二样本也是“0”，未检测到亚稳态。锁存器中的值是“0”。
如上面三种情形的描述所示，其中Vdiff使得0<V1<Vdiff<V2<LSB，检测到亚稳态，并激活校正机制。
图8是示出根据一个代表性实施例的操作包括图7示出的部分的ADC的方法的流程图。如图8中标签所示，该方法表示图6的操作615的一种可能的实现。
参照图8，该方法包括在第一时刻和第二时刻采样所存储的比较器的输出，以产生所存储的比较器的输出的相应的第一和第二样本（S805），并相互比较第一和第二样本以确定所存储的比较器的输出是否在第一时刻和第二时刻之间变化（S810）。这些操作可以通过如图7所示的触发器和异或门的操作来实现。然后，在确定所存储的比较器的输出在第一时刻和第二时刻之间变化后，检测到亚稳态误差。
图9是示出根据一个代表性实施例的包括亚稳态检测器的ADC的一部分的电路图。出于说明的目的，以及为了提供示例性的情景，假设图9示出的部分形成图5示出的ADC500的一部分。特别地，假设该部分包括比较器505、SAR510的一部分以及亚稳态检测/校正单元520的一部分。示出的部分用来处理数字输出信号d[0：n]的单个位（例如，第一位d0）。其他类似的部分可以用于处理同一数字输出信号的其他的位。
参照图9，第一和第二锁存器“锁存器1”和“锁存器2”初始化或复位为相同的值（例如，“1”），比较器505复位使得其输出预定的值（例如，“0”）。然后，比较器505在模拟输入信号Vin和基准电压Vref之间进行比较，如参照图5所描述的。比较器505在由时钟信号clk确定的时刻t0选通或更新。比较器505产生的比较器的输出通过第一逻辑门G1传输到第一锁存器“锁存器1”，比较器输出的补码通过第二逻辑门G2传输到第二锁存器“锁存器2”。第一和第二逻辑门电路G1和G2是与门，并响应于由多路分解器的控制信号得到的选择信号SELi用作多路分解器的一部分，如图3A所示。时钟信号clk和选择信号SELi被输入到第三逻辑门G3，第三逻辑门G3提供输出信号到延迟电路ΔT。
第一和第二锁存器的输出值在由时钟信clk和延迟电路ΔT所施加的延迟定义的第一时刻t1被存储在相应的第一和第二触发器FF1和FF2中。如果第一和第二触发器FF1和FF2在时刻t1后存储相同的值，那么表示第一和第二锁存器都没有改变它的值，这意味着比较器输出的更新值没有在t0和t1之间被存储在锁存器中，例如比较和存储过于缓慢，因此，我们可以得出结论，模拟输入信号和基准电压之间的差值相对较小。因此，对第一和第二触发器FF1和FF2的检查可以用来检测ADC中的亚稳态误差。
接着，第一和第二触发器FF1和FF2的输出分别在由最终时钟clk_final定义的时刻传送给第三至第五触发器FF3至FF5以及第六至第八触发器FF6至FF8。最终时钟clk_final的持续时间段与ADC500中进行数字输出信号d[0：n]的“n+1”位的“n+1”次比较所需要的时间对应。因此，对于最终时钟clk_final的每一个周期，时钟信号clk都通过“n+1”个周期。存储在第一和第二触发器FF1和FF2中的数据通过其他的触发器同步传送，直到传送的数据到达异或非门。
一旦数据到达异或非门，如果第五和第八触发器FF5和FF8存储不同的值，那么表示未发生关于该数据的亚稳态误差。因此，校正信号采用值“0”，表示不需要进行亚稳态误差校正。否则，如果第五和第八触发器FF5和FF8存储相同的值，那么表示发生关于该数据的亚稳态误差。当存在亚稳态误差时，校正信号采用值“1”以表示需要进行亚稳态误差校正。一般情况下，可以通过增加图9中示出的每一个相应的触发器链中的触发器的数目来任意降低未能成功检测出或校正亚稳态误差的概率。
响应于校正信号采用值“1”，亚稳态检测/校正单元520通过保留数字输出信号d[0：n]中比发生亚稳态的位值权重更大的所有位值并将剩余的位值设置为“1”后面跟有多个“0”来进行误差校正。
关于图9描述的用于检测亚稳态的条件可以以替代性方式使用特定的概括来系统阐述，如下所示。在每一次比较的过程中，比较器505的一个输出端都连接（通过多路分解器）到第一锁存器的输入端，比较器505的另一输出端都连接（通过多路分解器）连接到第二锁存器的输入端。在比较之前，比较器505复位，锁存器的值被设置为“1”，虽然使用“1”只是示例，在其他的实现中可以使用不同的极性。当锁存器在比较器505被选通之前被设置为“1”时，锁存器应该被设计为使得在其输出端不允许存在虚假转换。在比较器505选通之后，根据输入信号Vin和基准电压Vref之间差值（以下称作Vdiff）的不同，可能会发生三种不同的情形。
在第一种情形中，Vdiff相对较小，在-Vx和+Vx之间（-Vx<Vdiff<+Vx，Vx<LSB）。由于Vdiff相对较小，因此比较器505的两个输出端都保持为零或只在比较器的输出端之一产生窄脉冲。无论是不存在任何脉冲，还是脉冲是窄脉冲，都不足以在使用触发器对这些锁存器的值进行采样的第一时刻之前改变第一和第二锁存器的值。因此，在第一时刻，从第一和第二锁存器采样得到“1”。这意味着检测到亚稳态。
在第二种情形中，Vdiff在大于Vx，（Vin>Vx，Vx<LSB）。在比较器505的正输出端产生宽脉冲，第一锁存器被复位为“0”。当在第一时刻对锁存器的值采样时，从第一锁存器得到“0”，从第二锁存器得到“1”，未检测到亚稳态。
在第三种情形中，Vdiff小于-Vx（Vin<-Vx，Vx<LSB）。这与第二种情形类似，除了激活比较器505的负输出端，以及复位第二锁存器。从第一锁存器得到“1”，第二锁存器得到“0”，未检测到亚稳态。
如对上述三种情形的描述所示出的，当Vdiff使得-LSB<-Vx≤Vdiff≤Vx<LSB时，检测到亚稳态，并激活校正机制。
图10是根据一个代表性实施例的示出操作图9的ADC的方法的流程图。如图10中的标签所示，该方法表示图6的操作615的一种可能的实现。
参照图10，该方法包括将比较器的输出存储在第一锁存器中，将比较器输出的补码值存储在第二锁存器中（S1005），采样存储比较器的输出的第一和第二锁存器以产生第一和第二样本（S1010），然后比较第一和第二样本以确定与模拟输入信号与基准电压之间差值对应的比较器输出是否在第一时刻t1之前存储在第一和第二锁存器中（S1015）。这些操作可以通过操作如图9所示的第一和第二锁存器、触发器和异或非门来实现。之后，在确定第一和第二锁存器存储相同的值之后，表示与模拟输入信号与基准电压之间差值对应的比较器输出未在第一时刻t1之前存储在第一和第二锁存器中，检测到亚稳态误差。
在上述实施例中，当比较器输入信号的绝对值（例如，Vin和Vref之间的差值）小于某一值“m”时，通常检测到亚稳态误差。因此，比较器可以产生三种不同的输出值：1，0（或-1），亚稳状态。实际上，这产生额外的量化电平。如果亚稳区的大小与最低有效位（LSB）的大小相当，那么这可以用来增加ADC的分辨率，例如以使用n位ADC得到n+1位的分辨率。例如，如果_m=1/4LSB，那么可以实现1位分辨率增强。在此情形下的亚稳态率为50％。
作为这种增加分辨率的一个示例，假设输出位被解释为0和1的5位SARADC产生结果10001，那么在第二位检测到亚稳态。在这种情况下，不进行分辨率增强的最终输出将是11000。进行分辨率增强通过在结果末端加1则变为110001。
作为这种增加分辨率的另一示例，假设输出位被解释为-1和+1的5位SAR ADC产生结果01001，那么在第三位检测到亚稳态。在这种情况下，亚稳态标志被设置为1，并发送结果01100。整体结果被解释为-1+1000。
虽然本说明书公开了代表性的实施例，但本领域的普通技术人员应该理解的是，根据本发明的教导，许多变化是可能的，并仍然在所附权利要求的范围之内。因此，除了在所附权利要求的范围之内，本发明不受其他限制。

Claims (20)

1.一种操作模拟数字转换器（ADC）的方法，包括：
使用比较器比较模拟输入信号和参考信号，并根据比较生成比较器的输出；
将比较器的输出存储在至少一个存储单元中；
监测所存储的比较器的输出以确定模拟输入信号和参考信号之间的差值是否在预定范围之内；以及
在确定模拟输入信号和参考信号之间的差值在预定范围之内之后检测亚稳态误差。
2.如权利要求1所述的方法，其中监测所存储的比较器的输出包括：
在第一时刻和第二时刻采样所存储的比较器的输出以生成所存储的比较器的输出的相应的第一和第二样本，以及
相互比较第一和第二样本以确定所存储的比较器的输出在第一时刻和第二时刻之间是否变化。
3.如权利要求2所述的方法，其中在确定第一和第二样本具有不同的值之后检测到亚稳态误差。
4.如权利要求2所述的方法，其中在第一时刻和第二时刻采样所存储的比较器的输出包括：
在第一时刻从存储器单元传送所存储的比较器的输出到第一触发器，以及
在第二时刻从存储器单元传送所存储的比较器的输出到第二触发器，并从第一触发器传送所存储的比较器的输出到第三触发器；
其中第二时刻发生在当前ADC采样周期的结束时刻。
5.如权利要求1所述的方法，还包括：
（a）在第i个时刻采样所存储的比较器的输出，以产生第n个样本，并将所述第n个样本存储在第p个存储器单元中；
（b）在第i个时刻之后的第j个时刻采样所存储的比较器的输出，以产生第m个样本，并将所述第m个样本存储在第q个存储器单元中；
（c）采样第p个存储器单元，以产生第（n+1）个样本，并将所述（n+1）个样本存储在第（p+1）个存储器单元中；
（d）采样第q个存储器单元，以产生第（m+1）个样本，并将所述第（m+1）个样本存储在第（q+1）个存储器单元中，以及
（e）比较所述第（n+1）个样本和所述第（m+1）个样本，并基于所述比较检测亚稳态误差。
6.如权利要求5所述的方法，还包括在增加m和n的值执行（e）之前重复（c）和（d）至少一次，每一次重复都增加m，n，p和q的值。
7.如权利要求1所述的方法，其中将比较器的输出存储在至少一个存储单元中包括将比较器的输出存储在第一存储单元中，以及将比较器的输出的补码值存储在第二存储单元中，以及
其中监测所存储的比较器的输出以确定模拟输入信号与参考信号之间的差值是否在预定范围之内包括采样存储比较器的输出的第一和第二存储单元以产生第一和第二样本，以及比较第一和第二样本。
8.如权利要求7所述的方法，其中在确定第一和第二样本具有相同的值之后检测到亚稳态误差。
9.如权利要求1所述的方法，还包括：
（a）将比较器的输出存储为第p个存储器单元中的第n个样本，并将比较器输出的补码值存储为第q个存储器单元中的第m个样本；
（b）采样第p个存储器单元，以产生第（n+1）个样本，并将所述（n+1）个样本存储在第（p+1）个存储器单元中；
（c）采样第q个存储器单元，以产生第（m+1）个样本，并将所述第（m+1）个样本存储在第（q+1）个存储器单元中，以及
（d）比较所述第（n+1）个样本和第（m+1）个样本，并基于所述比较检测稳态误差。
10.如权利要求9所述的方法，还包括在增加m和n的值执行（d）之前重复（b）和（c）至少一次，每一次重复都增加m，n，p和q的值。
11.如权利要求1所述的方法，还包括在检测到亚稳态误差之后，生成表示模拟输入信号的数字输出信号，其中数字输出信号包括在检测到亚稳态误差之前获得的存储的比较结果，后面跟有多个具有通过检测亚稳态确定的值的位。
12.如权利要求11所述的方法，其中多个位包括“1”，后面跟有至少一个跟随的“0”。
13.如权利要求1所述的方法，其中ADC是同步逐次逼近寄存器（SAR）ADC。
14.如权利要求1所述的方法，其中存储器单元是锁存器。
15.一种模拟数字转换器（ADC），包括：
比较器，被配置成比较模拟输入信号和参考信号以产生比较器的输出；
存储器单元，包括被配置成存储比较结果的至少一个存储单元；
监测单元，被配置成监测所存储的比较器的输出以确定模拟输入信号和参考信号之间的差值是否在预定范围之内；以及
误差检测单元，被配置成在确定模拟输入信号和参考信号之间的差值在预定范围之内之后检测亚稳态误差。
16.如权利要求15所述的模拟数字转换器，其中监测单元通过在第一时刻和第二时刻采样所存储的比较器的输出生成所存储的比较器的输出的相应的第一和第二样本，并相互比较第一和第二样本以确定所存储的比较器的输出在第一时刻和第二时刻之间是否变化来监测所存储的比较器的输出。
17.如权利要求16所述的模拟数字转换器，其中作为监测单元确定第一和第二样本具有不同的值的结果，误差检测单元检测到亚稳态误差。
18.如权利要求15所述的模拟数字转换器，其中存储器单元将比较器的输出存储在第一存储单元中，并将比较结果的补码值存储在第二存储单元中，监测单元采样存储比较器的输出的第一和第二存储单元以产生第一和第二样本，并比较第一和第二样本。
19.如权利要求18所述的模拟数字转换器，作为监测单元确定第一和第二样本具有相同的值的结果，误差检测单元检测到亚稳态误差。
20.如权利要求15所述的模拟数字转换器，还包括被配置为通过生成表示模拟输入信号的数字输出信号来校正亚稳态误差的校正单元，其中数字输出信号包括在检测亚稳态误差之前获得的存储的比较结果，后面跟有具有通过检测亚稳态确定的值的多个位。
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