KR101839862B1 - 연속 근사 아날로그-디지털 변환기 및 그것의 동작 방법 - Google Patents

연속 근사 아날로그-디지털 변환기 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 아날로그-디지털 변환기에 관한 것으로, 좀더 구체적으로는 연속 근사 아날로그-디지털 변환기 및 그것의 동작 방법에 관한 것이다. 본 발명의 연속 근사 아날로그-디지털 변환기의 동작 방법은, 제 1 비트 열 각각에 대응하는 입력 신호를 래치에 직접 전달하여 디지털 데이터로 래치하는 제 1 변환 단계, 제 2 비트 열 각각에 대응하는 입력 신호를 전단 증폭기에 의해서 제 1 증폭 구간 동안 증폭한 후에 상기 래치에 전달하여 디지털 데이터로 래치하는 제 2 변환 단계, 그리고 제 3 비트 열 각각에 대응하는 입력 신호를 상기 전단 증폭기에 의해서 제 2 증폭 구간 동안 증폭한 후에 상기 래치에 전달하여 데이터로 래치하는 제 3 변환 단계를 포함한다.

Description

연속 근사 아날로그-디지털 변환기 및 그것의 동작 방법{SUCCESSIVE APPROXIMATION REGISTER ANALOG-TO-DIGITAL CONVERTER AND OPERATION METHOD THEREOF}
본 발명은 아날로그-디지털 변환기에 관한 것으로, 좀더 구체적으로는 연속 근사 아날로그-디지털 변환기 및 그것의 동작 방법에 관한 것이다.
최근, 혼성 시스템(Mixed-mode system)의 사용이 증가됨에 따라, 아날로그-디지털 변환기(Analog-to-Digital Converter; 이하, ADC)의 필요성이 증가하고 있다. 특히, DVDP(Digital Video Disk Player)나 DRSR(Direct Broadcasting for Satellite Receiver) 등과 같은 시스템에서는 낮은 가격을 위해 CMOS 공정을 통한 원 칩(One chip)화에 대한 연구가 활발히 진행되고 있다. 이를 위하여, 무선 신호(Radio Frequency signal; RF)를 직접 처리할 수 있는 ADC의 설계 기술이 최대 쟁점으로 부각되고 있다.
현재까지 다양한 타입의 ADC들이 제안되었다. 예를 들어, 플래시 ADC(Flash ADC), 파이프라인 ADC(Pipeline ADC) 및 연속 근사 ADC(Successive Approximation Register ADC, 이하 SAR ADC) 등이 제안되었으며, 각각의 특성에 맞는 응용분야에서 사용되고 있다. 플래시 ADC는 비교적 빠르게 동작하나, 높은 전력 소모율을 갖는 단점이 있다. 파이프라인 ADC는 빠른 동작 특성 및 높은 해상도를 지원하나, 큰 면적을 필요로 하는 단점이 있다. SAR ADC는 회로의 낮은 전력 소모율을 갖고 회로 구성이 간단하나, 비교적 느리게 동작한다는 단점이 있다.
본 발명의 목적은 동작 속도를 개선하면서, 동시에 아날로그-디지털 변환의 신뢰성을 향상시킬 수 있는 연속 근사 아날로그-디지털 변환기를 제공하는 데 있다.
본 발명의 다른 목적은 추가적인 전력이나 면적 소모 없이 동작속도를 향상시키는 아날로그-디지털 변환 장치 및 그것의 데이터 변환 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 연속 근사 아날로그-디지털 변환기의 동작 방법은, 제 1 비트 열 각각에 대응하는 입력 신호를 래치에 직접 전달하여 디지털 데이터로 래치하는 제 1 변환 단계, 제 2 비트 열 각각에 대응하는 입력 신호를 전단 증폭기에 의해서 제 1 증폭 구간 동안 증폭한 후에 상기 래치에 전달하여 디지털 데이터로 래치하는 제 2 변환 단계, 그리고 제 3 비트 열 각각에 대응하는 입력 신호를 상기 전단 증폭기에 의해서 제 2 증폭 구간 동안 증폭한 후에 상기 래치에 전달하여 데이터로 래치하는 제 3 변환 단계를 포함한다.
본 발명의 실시 예에 다른 연속 근사 아날로그-디지털 변환기는, 아날로그 입력 신호를 샘플링하여 차동 신호로 출력하는 디지털-아날로그 컨버터, 상기 차동 신호의 레벨 차이를 검출 및 래치하여 비교 신호로 출력하되, 상기 차동 신호의 레벨이 기준치 이상인 경우에는 상기 차동 신호를 직접 래치하고, 상기 차동 신호의 레벨이 상기 기준치 미만인 경우에는 상기 차동 신호를 증폭한 후에 래치하는 비교기, 그리고 상기 비교 신호로부터 상기 아날로그 입력 신호에 대응하는 디지털 비트들을 결정하는 연속 근사 논리 회로를 포함한다.
본 발명의 실시 예에 따른 연속 근사 아날로그-디지털 변환기는 래치 동작의 최적화를 통하여 아날로그 디지털 변환의 동작 속도를 개선함과 동시에, 아날로그 디지털 변환의 신뢰성을 향상시킬 수 있다.
도 1은 SAR ADC의 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 실시 예에 따른 SAR ADC를 보여주는 블록도이다.
도 3은 도 2의 SAR ADC를 좀더 구체적으로 보여주는 블록도이다.
도 4는 도 2의 비교기에 대한 실시 예를 보여주는 회로도이다.
도 5는 본 발명의 SAR ADC의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 SAR ADC의 동작을 보여주는 순서도이다.
앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 또한, 여기에서 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
연속 근사 아날로그-디지털 변환기(SAR ADC)는 8~16 비트의 해상도를 갖고 5~100 MS/s의 변환 속도를 갖는 영역에서 크게 주목을 받고 있다. 또한, SAR ADC는 저전력을 소모하므로 차세대 고효율 데이터 변환기의 후보군으로 부상하고 있다.
SAR ADC의 동작은 일반적으로 샘플링 동작과 데이터 변환 동작으로 구분될 수 있다. 특히, 데이터 변환 동작은 디지털-아날로그 변환기(DAC)의 정착 시간(Settling time), 전단 증폭기(Pre-amplifier)의 증폭 구간 및 래치(Latch) 동작 구간 등의 3개의 동작 구간들로 세분화될 수 있다. 이러한 SAR ADC의 동작은 최소한 해상도만큼 이루어져야 한다. 따라서, SAR ADC는 빠른 동작 속도를 요구하는 응용 분야로의 적용이 용이하지 못한 실정이다.
도 1은 SAR ADC의 동작을 예시적으로 보여주는 타이밍도이다. 도 1을 참조하여, SAR ADC를 구성하는 디지털-아날로그 변환기(DAC)에서 이루어지는 샘플링 동작과, 전단 증폭기와 래치에서 이루어지는 데이터 변환 동작이 설명될 것이다. 여기서, 전단 증폭기와 래치는 비교기를 구성할 수 있다.
샘플링 클록(Q1)이 활성화되는 구간(t0~t1)에서, 아날로그 입력 전압(Vin)이 제공되면 샘플링 수단들에 의해서 아날로그 입력 전압(Vin)이 샘플링된다. 샘플링 클록(Q1)이 비활성화되는 시점에서, 데이터 변환 클록(Q1B)이 활성화된다. 바람직하게는 샘플링 클록(Q1)과 데이터 변환 클록(Q1B)은 상보적인 클록으로 구성될 수 있다.
데이터 변환 클록(Q1B)이 활성화되면, DAC의 정착이 시작되다. DAC의 정착 구간(t1~t2) 동안 DAC는 아날로그 입력 전압(Vin)을 안정적인 레벨로 샘플링된 상보적이 제 1 및 제 2 전압(Vn, Vp)으로 출력한다. 여기서, SAR ADC가 데이터 변환 시간 동안 에러 없이 변환을 진행하기 위해서는 DAC의 정착 시간을 충분히 길게 해야 한다. 만약, DAC의 정착이 이루어지지 않은 상황에서 전단 증폭기 혹은 래치의 동작이 이루어질 경우에는 에러가 발생할 수 있다. DAC의 정착 시간은 SAR ADC가 동작하기 위해서 설정되어야 할 최적의 시간이 할당되어야 한다.
DAC의 정착이 완료되는 시점(t2)에서, 전단 증폭기가 동작한다. 전단 증폭기에는 DAC에서 제공되는 DAC 출력(DAC output)이 전달된다. DAC 출력(DAC output)은 상보적이 제 1 및 제 2 전압(Vn, Vp)으로 제공될 수 있다. 래치에서 발생하는 킥백(Kick-back) 현상 및 옵셋의 영향을 최소화하고, DAC의 출력신호를 증폭하기 위해서는 전단 증폭기의 사용이 필수적이다. 하지만, 전단 증폭기의 주파수 특성 및 전압 이득 특성에 의해 전단 증폭기의 증폭 시간은 일정 시간 이상으로 할당되어야 한다. 이로 인해 데이터 변환 시간이 길어지게 된다. 하지만, 에러 없이 동작하기 위해서는 전단 증폭기의 시간을 일정 할애해야만 한다.
전단 증폭기의 동작에 이어서, 시점(t3)에서 래치가 활성화된다. 전단 증폭기에서 증폭된 신호는 래치에 의해서 디지털 신호로 분리된다. 전단 증폭기에서 입력된 신호의 레벨이 큰 경우, 래치의 동작시간은 짧게 설정될 수 있다. 반면, 전단 증폭기로부터 입력된 신호의 레벨이 작을 경우, 래치의 동작 시간을 길게 하는 비동기식 클록 기법이 사용될 수 있다. 이처럼 비동기식 클록 기법에 의해서 전체 데이터 변환 시간의 단축이 가능하다.
일반적인 SAR ADC에서는 데이터 변환 구간(Q1B의 활성화 구간) 동안 반복적인 동작을 수행하기 때문에 빠른 동작 속도를 갖는데 한계가 있었다. 래치의 동작시간을 비동기 방식으로 구현하여 일정 부분 동작 속도를 개선할 수는 있지만, 전단 증폭기의 증폭 시간(Qpre의 활성화 구간)은 여전히 일정하게 유지되어야 하므로 속도를 극대화하는데 문제가 있다. 또한, 모든 데이터 변환 구간 동안 전단 증폭기를 특정한 조건에서 계속하여 동작시킴으로써 전체 ADC의 전력소모 증가를 피할 수 없다. 더불어, 비동기 방식의 클록 기법을 적용하기 위해서는 추가적인 회로의 구성이 필요하고, 이는 하드웨어로 구현시 많은 면적과 전력 소모를 야기시킨다.
도 2는 본 발명의 실시 예에 따른 SAR ADC(100)를 보여주는 블록도이다. 도 2를 참조하면, SAR ADC(100)는 디지털 변환부(110), 비교기 컨트롤러(120), 그리고 SAR 컨트롤러(130)를 포함한다.
디지털 변환부(110)는 비교기 컨트롤러(120)로부터 제어 신호들(Qpre, Qlen, SW, Ibias)을 수신한다. 디지털 변환부(110)는 제어 신호들(Qpre, Qlen, SW, Ibias)에 응답하여, 아날로그 입력 전압(Vin)을 디지털 신호로 변환한다. 디지털 변환부(110)는 디지털-아날로그 변환기(Digital-to-Analog Converter, 이하 DAC), 비교기(112), 그리고 SAR 논리 회로(113)를 포함한다.
DAC(111)는 아날로그 입력 전압(Vin) 및 기준 전압(Vref)을 수신하고, 아날로그 입력 전압(Vin)을 샘플링(Sampling)한다. DAC(111)는 SAR 논리 회로(113)로부터 디지털 비트들(D0~Dn)을 수신하고, 디지털 비트들(D0~Dn)에 응답하여 제 1 및 제 2 레벨 전압(Vn, Vp)을 생성한다. DAC(111)는 서로 다른 커패시턴스(Capacitance)를 갖는 복수의 캐패시터들 및 복수의 스위치들을 이용하여 구현될 수 있다.
비교기(112)는 DAC(111)로부터 제 1 및 제 2 레벨 전압(Vn, Vp)을 수신한다. 비교기(112)는 제 1 및 제 2 레벨 전압(Vn, Vp)의 크기를 비교하고, 논리 하이(high) 또는 논리 로우(low)의 비교 신호(Vc)를 출력한다. 도시되지는 않았지만, 비교기(112)는 전단 증폭기(Pre-amplifier)와 래치(Latch)로 구성될 수 있다.
SAR 논리 회로(113)는 비교기(112)로부터 제공되는 비교 신호(Vc)를 수신하고, 이를 이용하여 디지털 비트들(D0~Dn)의 값을 결정한다.
비교기 컨트롤러(120)는 디지털 변환부(110)의 샘플링 동작 및 디지털 변환 동작을 제어하기 위한 제어 신호들(Qpre, Qlen, SW, Ibias)을 발생하고, SAR 컨트롤러(130)는 SAR ADC(100)의 전반적인 동작을 제어한다.
여기서, 본 발명의 SAR ADC(100)에 따르면, 제어 신호들(Qpre, Qlen, SW, Ibias)에 의해서 전단 증폭기와 래치의 동작 시간을 효율적으로 할당할 수 있다. 이러한 동작 시간의 할당을 통해서, 데이터 변환 시간을 단축시킬 수 있어 SAR ADC의 동작 속도 향상이 기대된다. 더불어, 본 발명의 SAR ADC(100)는 전단 증폭기의 효율적인 구동이 가능하여 소모 전력을 줄일 수 있다. 또한, 전체 데이터 변환에 소요되는 시간을 단축하더라도 에러 발생을 최소화할 수 있다.
도 3은 도 2의 디지털 변환부(110)의 구성을 구체적으로 보여주는 블록도이다. 도 3을 참조하면, 디지털 변환부(110)는 제 1 변환열(111a), 제 2 변환열(111b), 비교기(112) 및 SAR 논리 회로(113)를 포함한다.
제 1 변환열(111a)은 복수의 커패시터(C0-C9)를 포함하며, 비교기(112)의 제 1 입력단에 연결된다. 제 1 변환열(111a)에 포함되는 커패시터(C0-C9)의 수는 해상도에 따라 결정되며, 이하에서는 설명의 편의를 위하여 8-비트의 해상도를 갖는 것으로 한다. 제 1 변환열(111a)은 8-비트의 해상도에 대응하는 8개의 커패시터들(C0-C7), 및 2개의 보정 커패시터(C8, C9)를 포함할 수 있다. 도시되지는 않았지만, 추가적인 보정 커패시터를 더 포함할 수 있다.
제 1 변환열(111a)의 10개의 커패시터들(C0-C9) 각각의 일단은 비교기(112)의 제 1 입력단에 연결되며, 제 1 전압(Vn)을 제공한다. 10개의 커패시터들(C0-C9) 각각의 타단은 스위치들(S0-S9)을 통하여 제 1 기준 전압(Vref_p), 제 2 기준 전압(Vref_n) 또는 입력 아날로그 전압(Vin)과 선택적으로 연결될 수 있다. 8개의 커패시터들(C0-C7)은 LSB(Least Significant Bit)부터 MSB(Most Significant Bit)까지 각각의 비트에 따라 정의된다. MSB에 대응하는 제 1 커패시터(C0)의 상대적인 용량은 128C이고, 다음 비트에 대응하는 제 2 커패시터(C1)의 상대적인 용량은 64C, 제 3 커패시터(C2)의 상대적인 용량은 32C로 설정할 수 있다. 그리고, 제 4 커패시터(C3)의 상대적인 용량은 16C이고, 다음 비트에 대응하는 제 5 커패시터(C4)의 상대적인 용량은 8C, 제 6 커패시터(C5)의 상대적인 용량은 4C로 설정할 수 있다. LSB에 대응하는 제 7 커패시터(C6)의 상대적인 용량은 2C, 제 8 커패시터(C7)의 상대적인 용량은 C로 설정될 수 있다.
보정 커패시터(C8, C9)의 용량은 LSB에 대응하는 제 8 커패시터(C7)의 상대적 용량과 동일하다. 제 2 변환열(111b)은 제 1 변환열(111a)과 동일한 구성을 가지며, 10 개의 커패시터가 비교기(112)의 제 2 입력단에 연결되어, 제 2 전압(Vp)을 제공한다. 하지만, 제 2 변환열(111b)은 제 1 변환열(111a)과는 반대 극성의 전원에 연결될 것이다.
비교기(112)는 제 1 입력단과 제 2 입력단을 통해서 제 1 및 제 2 전압(Vn, Vp)를 제공받는다. 제 1 입력단과 제 2 입력단은 제 1 변환열(111a)과 제 2 변환열(111b)에 각각 연결된다. 비교기(112)는 제 1 입력단과 제 2 입력단으로 제공되는 제 1 및 제 2 전압(Vn, Vp) 간의 차동 전압에 따라 하이 또는 로우 형태의 출력 전압(Vc)을 SAR 논리 회로(113)의 SAR 로직부(113a)로 출력한다.
SAR 논리 회로(113)는 SAR 로직부(113a) 및 보정부(113b)를 포함한다. SAR 로직부(113a)는 커패시터들(C0-C9) 각각에 대응하는 스위치들(S0-S9)을 제어한다.커패시터들(C7:C0) 각각에 대응하는 디지털 신호들(D0:D7)은 순차적으로 제 1 전압(Vn)의 레벨 값으로 비교기(112)에 전달된다. 보정 커패시터들(C9:C8) 각각에 대응하는 디지털 신호들(D8:D9)도 각각 제 1 전압(Vn)의 레벨 값으로 비교기(112)에 전달된다. 비교기(1120는 앞서 기술된 방식으로 커패시터들(C0-C9)로부터 전달되는 디지털 신호들(D0:D7, R0:R1)에 대응하는 출력 전압(Vc)으로 출력한다. SAR 로직부(113a)는 비교기(112)로부터의 출력 전압(Vc)을 수신하여, 이를 디지털 신호(D7:D0) 및 보정 디지털 신호(R1:R0)로 변환하여 보정부(113b)에 전송한다.
보정부(113b)는 SAR 로직부(113a)로부터 입력 아날로그 전압(Vin)이 변환된 디지털 신호(D7:D0) 및 보정 커패시터(C8, C9)로부터의 변환된 보정 디지털 신호(R1:R0)를 수신하고, 보정 디지털 신호(R1:R0)에 따라 디지털 신호(D7:D0)를 보정하여 출력한다.
본 발명에서는 설명의 편의를 위해 이진 커패시터 열을 사용한 디지털 변환부(110)를 구성하였다. 그러나, 본 발명은 여기에만 국한되지 않는다. 디지털 변환부(110)는 예를 들면, 스플릿 커패시터와 저항을 사용한 변환기, 그리고 유니트 커패시터 열 등을 사용한 변환기로 구성될 수 있음은 잘 이해될 것이다.
도 4는 본 발명의 실시 예에 따른 도 3의 비교기를 보여주는 회로도이다. 도 4를 참조하면, 비교기(112)는 전단 증폭기(112a)와 래치(112b), 그리고 스위치(112c)를 포함한다.
전단 증폭기(112a)는 제어 신호(Qpre, /Qpre)가 활성화되면, 증폭 동작을 실시한다. 제어 신호(Qpre, /Qpre)가 활성화되면, 전단 증폭기(112a)의 스위치(G)가 차단되고, 두 노드들(NO1, NO2)이 전기적으로 분리된다. DAC(111)로부터 전달되는 제 1 및 제 2 전압(Vn, Vp)이 NMOS 트랜지스터들(N1, N2)의 게이트 단으로 입력된다. 입력된 제 1 및 제 2 전압(Vn, Vp)의 차동 전압이 전단 증폭기(112a)에 의해서 증폭되고, 두 노드들(NO1, NO2)을 통해서 래치(112b) 측으로 전달된다.
특히, 본 발명의 전단 증폭기(112a)에서는 전류 미러(Current Mirror) 방식으로 제공되는 바이어스 전류(Ibias)를 통해서 전력 이득의 조정이 가능하다. 예를 들면, 전단 증폭기(112a)의 구동이 필요치 않은 시점에서는 바이어스 전류를 차단 또는 최소로 제공할 수 있다. 그리고 전단 증폭기의 전력 이득과 대역폭을 증가시키기 위해서는 바이어스 전류(Ibias)를 점차 증가시키면 된다.
래치(112b)는 전단 증폭기(112a)에 의해서 증폭된 차동 전압을 디지털 신호로 래치하거나, 전단 증폭기(112a)에 의해서 처리되지 않은 제 1 및 제 2 전압(Vn, Vp)을 디지털 신호로 래치한다. 제어 신호(Qlen)가 활성화되면, PMOS 트랜지스터들(P5, P8)과 NMOS 트랜지스터들(N7, N8)이 턴온되면서 래치(112b)가 활성화된다. 그리고 래치(112b)는 NMOS 트랜지스터들(N5, N6)의 게이트로 전달되는 차동 신호를 래치하여 출력할 수 있다. 래치(112b)는 제 1 전압(Vn)이 제 2 전압(Vp)보다 크면 논리 '1'을 래치하고, 제 1 전압(Vn)이 제 2 전압(Vp)보다 작으면 논리 '0'을 래치할 수 있다.
스위치(112c)는 전단 증폭기(112a)가 활성화되는 시점에는 전단 증폭기(112a)의 출력을 래치(112b)에 전달한다. 하지만, 스위치(112c)는 전단 증폭기(112a)가 비활성화되는 시점에서는 제 1 및 제 2 전압(Vn, Vp)을 직접 래치(112b)에 전달하도록 제어된다. 스위치(112c)는 비교기 컨트롤러(120)부터 제공되는 제어 신호(SW)에 응답하여 제어된다.
도 5는 본 발명의 실시 예에 따른 SAR DAC의 동작을 보여주는 타이밍도이다. 도 5를 참조하면, 데이터 변환 동작 동안에 동작 속도의 향상과 소모 전력을 줄일 수 있는 비교기(112)의 동작이 개시된다. 비교기(112)를 구성하는 전단 증폭기(112a), 래치(112b), 그리고 스위치(112c)를 도시한 도 4의 구성들을 참조하여 본 발명의 이점들이 설명될 것이다.
샘플링 클록(Q1)이 활성화되는 구간(T0~T1)에서, 아날로그 입력 전압(Vin)이 제공되면 샘플링 수단들에 의해서 아날로그 입력 전압(Vin)이 샘플링된다. 샘플링 클록(Q1)이 비활성화되는 시점에서, 데이터 변환 클록(Q1B)이 활성화된다. 바람직하게는 샘플링 클록(Q1)과 데이터 변환 클록(Q1B)은 상보적인 클록으로 구성될 수 있다.
데이터 변환 클록(Q1B)이 활성화되는 구간에서, 데이터 변환 동작은 크게 3 구간의 구분된 동작들로 이루어질 수 있다. 먼저, 전단 증폭기(112a)의 구동없이 DAC(111) 출력을 래치(112b)가 직접 입력받는 제 1 변환 구간(Period Ⅰ)이 있다. 전단 증폭기(112a)가 구동되지만 DAC(111)의 출력에 대한 증폭 시간을 최소화하여 증폭하고, 래치(112b)에 전달하는 제 2 변환 구간(Period Ⅱ)이 제 1 변환 구간(Period Ⅰ)을 뒤따른다. 그리고 전단 증폭기(112a)의 증폭 시간을 최대화하여 에러를 줄이기 위한 제 3 변환 구간(Period Ⅲ)이 제 2 변환 구간(Period Ⅱ)을 뒤따른다. 좀더 자세히 설명하면 다음과 같다.
데이터 변환 클록(Q1B)이 시점 (T1)에서 활성화되면, 전단 증폭기(112a)를 턴오프(Turn off)시키고, DAC(111)의 출력을 래치(112b)로 바이패스(By-pass)시키는 제 1 변환 구간(Period Ⅰ)이 시작된다. 예시적으로 제 1 변환 구간(Period Ⅰ)에서는 MSB에 대응하는 데이터(C0, C1, C2)에 대해서 비트 결정이 이루어진다고 가정한다.
제 1 변환 구간(Period Ⅰ)에서, 제어 신호들(Qpre, Ibias)은 제공되지 않는다. 전단 증폭기(112a)의 증폭 구간을 정의하는 제어 신호(Qpre)는 차단되고, 전단 증폭기(112a)의 전력 이득을 정의하는 바이어스 전류(Ibias)도 차단(전류치 I0)된다. 즉, 제 1 변환 구간(Period Ⅰ)에서 전단 증폭기(122a)는 턴오프되어 비활성화된다. 그리고 DAC(111)의 출력을 직접 래치(112b)에 전달하기 위하여 스위치(112c)가 전단 증폭기(122a)의 출력이 아닌 DAC(111)의 출력을 래치(112b)에 전달하도록 동작한다. 스위치(112c)가 DAC(111)의 출력을 래치(112b)에 전달하도록 구성되는 신호를 제어 신호(SW)가 논리 'L'인 것으로 표현하였다.
제 1 변환 구간(Period Ⅰ)에서, 래치(112b)는 바이패스되어 입력되는 DAC(111) 출력을 고속으로 래치할 수 있다. 이러한 제 1 변환 구간(Period Ⅰ)에서의 래치 간격(ΔTL1)과 래치 동작 구간(ΔTOP1)이 도시되어 있다. 상대적으로 큰 신호 레벨로 DAC(111) 출력이 제공되기 때문에 제 1 변환 구간(Period Ⅰ)에서는 고속의 래치 동작이 가능하다.
제 1 변환 구간(Period Ⅰ)에서 전단 증폭기(122a)를 턴오프할 수 있는 이유는, 초기의 데이터 변환 동작에서는 DAC(111)의 출력 전압(Vn, Vp)이 상대적으로 크기 때문이다. 따라서, 전단 증폭기(112a)에 의해서 증폭되지 않더라도 심각한 에러없이 디지털 데이터로 래치될 수 있다. 8-비트 정도의 해상도를 갖는 SAR ADC에서는 전단 증폭기(112a) 없이도 7-비트 이상의 유효 비트수(Effective Number Of Bit:ENOB)을 얻을 수 있는 것으로 알려져 있다. 따라서, 초기의 수 비트(예를 들면, MSB)에 대응하는 DAC(111) 출력 전압(Vn, Vp)을 전단 증폭기(122a)를 거치지 않고 곧바로 래치(112b)에 바이패스시킴으로써 전단 증폭기(112a)의 증폭 시간을 절약할 수 있다.
제 1 변환 구간(Period Ⅰ)에 이어서 제 2 변환 구간(Period Ⅱ)이 시작된다. 제 1 변환 구간(Period Ⅰ)에서의 수 비트(예를 들면, C0, C1, C2)의 데이터 변환 동작이 진행된 후에는, DAC(111)의 출력 전압(Vp, Vn)의 전압 레벨이 감소하게 된다. 래치(112b) 만으로 DAC(111)의 출력(Vp, Vn)을 디지털 데이터로 변환할 경우에는 에러율의 상승을 피할 수 없다. 따라서, 전단 증폭기(112a)를 통한 DAC(111)의 출력 전압(Vp, Vn)의 증폭이 필요하다.
제 2 변환 구간(Period Ⅱ)에서, 전단 증폭기(112a)에 제어 신호들(Qpre, Ibias)이 제공된다. 그리고 전단 증폭기(112a)에 의해서 증폭된 신호를 래치(112b)에 전달하기 위하여 스위치(112c)에 제어 신호(SW)가 논리 'H'로 천이한다. 먼저, 전단 증폭기(112a)의 전력 이득을 높이기 위하여 바이어스 전류(Ibias)가 전류치(I1)로 제공된다. 이어서, 전단 증폭기(112a)가 활성화되도록 제어 신호(Qpre)가 활성화 구간(ΔTA1)의 펄스 폭으로 제공된다. 이후에, 래치(112b)가 전단 증폭기(122a)의 출력을 디지털 데이터로 래치하도록 래치 인에이블 신호(Qlen)를 제공받는다. 제 1 변환 구간(Period Ⅰ)에 비하여, 제 2 변환 구간(Period Ⅱ)에서의 래치 인에이블 신호(Qlen)의 활성화되는 주기는 전단 증폭기(112a)의 증폭 시간을 고려하여 증가하게 될 것이다. 이러한 동작에 따라서 제 2 변환 구간(Period Ⅱ)에서는 데이터(C3, C4, C5)에 대해서 비트 결정이 이루어질 수 있다.
제 2 변환 구간(Period Ⅱ)에서 전단 증폭기(122a)가 최소의 증폭 시간(ΔTA1)으로 DAC(111)의 출력 전압(Vp, Vn)을 증폭하도록 바이어스 전류(Ibias)가 제공된다. 에러를 최소화하면서도 전단 증폭기(122a)의 증폭 시간을 줄이기 위한 바이어스 전류(Ibias)가 제 2 변환 구간(Period Ⅱ)에서 제공될 것이다.
제 2 변환 구간(Period Ⅱ)에 이어서, LSB 데이터(C6, C7, C8, C9)를 결정하기 위한 제 3 변환 구간(Period Ⅲ)이 시작된다. 제 2 변환 구간(Period Ⅱ)에서의 수 비트(예를 들면, C3, C4, C5)의 데이터 변환 동작이 진행된 후, 제 3 변환 구간(Period Ⅲ)에서는 DAC(111)의 출력 전압(Vp, Vn)의 전압 레벨은 더 감소하게 된다.
제 3 변환 구간(Period Ⅲ)에서는 감소된 DAC(111)의 출력 전압(Vp, Vn)에 대해서 전단 증폭기(112a)의 증폭 시간(ΔTA2)을 제 2 변환 구간(Period Ⅱ)에서의 증폭 시간(ΔTA2)보다 충분히 크게 하는 것으로 보상할 수 있다. 더불어, 증폭 시간(ΔTA2)의 증가는 래치(112b)의 래치 간격의 증가(ΔTL3)를 초래하게 될 것이다. 또한, 제 3 변환 구간(Period Ⅲ) 동안에는 전단 증폭기(112a)의 전력 이득을 증가시키기 위해서 바이어스 전류(Ibias)를 전류치(I2)로 증가시키는 것도 가능하다.
제 3 변환 구간(Period Ⅲ)에서 증폭 시간의 충분한 증가가 가능한 이유는, 이전의 제 1 변환 구간(Period Ⅰ) 및 제 2 변환 구간(Period Ⅱ)에서 확보된 시간이 존재하기 때문이다. 제 3 변환 구간(Period Ⅲ) 동안, 전단 증폭기(112a)에 제어 신호들(Qpre, Ibias)이 제공된다. 그리고 전단 증폭기(112a)에 의해서 증폭된 신호를 래치(112b)에 전달하기 위하여 스위치(112c)에 제어 신호(SW)가 논리 'H'를 유지한다. 전단 증폭기(112a)의 전력 이득을 제공하기 위한 바이어스 전류(Ibias)는 전류치(I1)를 유지할 수 있다. 또는, 전단 증폭기(112a)의 전력 이득을 제 2 변환 구간(Period Ⅱ)보다 높게 설정하기 위하여 바이어스 전류(Ibias)를 전류치(I2)로 높일 수도 있을 것이다. 이어서, 전단 증폭기(112a)가 활성화되도록 제어 신호(Qpre)가 활성화 구간(ΔTA2)의 펄스 폭으로 제공된다. 이후에, 래치(112b)가 전단 증폭기(122a)의 출력을 디지털 데이터로 래치하도록 래치 인에이블 신호(Qlen)가 제공된다. 제 2 변환 구간(Period Ⅱ)에 비하여, 제 3 변환 구간(Period Ⅲ)에서의 래치 인에이블 신호(Qlen)의 활성화되는 주기는 전단 증폭기(112a)의 증폭 시간의 증가에 따라 길어지게 될 것이다. LSB 데이터(C6, C7, C8, C9)에 대한 제반 디지털 변환이 이루어지면, 데이터 변환 클록(Q1B)은 비활성화된다.
이상에서는, 8-비트 해상도의 예를 들어 본 발명의 SAR ADC의 동작이 설명되었다. 하지만, 해상도의 크기에 따라 데이터 변환 동작을 제 1 변환 구간(Period Ⅰ), 제 2 변환 구간(Period Ⅱ), 및 제 3 변환 구간(Period Ⅲ) 모두를 적용할 수도 있고, 임의의 2개 변환 구간들의 조합으로도 구성할 수 있음은 잘 이해될 것이다. 또한, 본 발명에서는 전단 증폭기(112a)를 하나의 단으로 구성하는 실시 예만을 설명하였으나, 다단의 전단 증폭기를 구성하여 제 1 내지 3 변환 구간(Period Ⅰ~ Period Ⅲ) 동안 래치(112b)에 입력되는 신호의 레벨을 일정하게 유지시킬 수도 있을 것이다. 따라서, 래치의 동작 구간이 일정하게 유지될 수 있으므로 동기식의 래치 클록으로 래치(112b)의 구동이 가능하다. 결국, 추가적인 비동기 클록의 발생을 위한 추가적인 구성은 필요치 않다. 따라서, 본 발명의 실시 예에 따르면, 하드웨어적인 복잡도를 줄인 동기식의 SAR ADC의 구성이 가능하다.
도 6은 본 발명의 도 3의 SAR ADC(110)의 데이터 변환 동작을 설명하기 위한 순서도이다. 도 6을 참조하면, 특히 래치(112b)의 동작 시간에 따라 전단 증폭기(112a)의 증폭 시간을 설정하기 위한 절차가 설명될 것이다. 데이터 변환 클록(Q1B)이 활성화되면, 데이터 변환 동작이 시작된다.
S110 단계에서, 전단 증폭기(112a)는 턴오프된다. 예를 들면, 전단 증폭기(112a)는 신호의 증폭에 소요되는 증폭 시간이 0(ΔTOP=0)이 되도록 설정될 것이다. 그리고 DAC(111)의 출력 신호(Vp, Vn)가 전단 증폭기(112a)를 경유하지 않고 래치로 바이패스되도록 스위치(112c)가 제어될 것이다.
S120 단계에서, 래치(112b)의 동작 구간(ΔTOP1)에 대한 측정이 이루어진다. 전단 증폭기(112a)를 거치지 않고 래치(112b)에 전달된 DAC(111)의 출력 신호(Vp, Vn)에 의해서 래치(112b)의 상태가 변화되는 시점이 측정될 수 있다. 래치의 동작 구간은 래치(112b)가 활성화되는 시간을 의미한다.
S130 단계에서, 래치(112a)의 동작 구간(ΔTOP1)이 제 1 기준치(ΔTOPth1)를 초과하는지가 검출된다. 만일, 래치(112b)의 동작 구간(ΔTOP1)이 제 1 기준치(ΔTOPth1)보다 짧다면, 이후에 실행되는 데이터 변환에 대해서도 전단 증폭기(112a)가 턴오프된 상태에서 실행될 것이다. 즉, 절차는 S120 단계로 복귀한다. 반면, 래치(112b)의 동작 구간(ΔTOP1)이 제 1 기준치(ΔTOPth1)를 초과한다면, 이후에 실행되는 데이터 변환에 대해서는 전단 증폭기(112a)를 턴온 상태로 전환하기 위하여 절차는 S140으로 이동한다.
S140 단계에서, 전단 증폭기(112a)는 턴온된다. 예를 들면, 전단 증폭기(112a)는 신호의 증폭에 소요되는 증폭 시간이 (ΔTA=ΔTA1)이 되도록 설정될 것이다. 그리고 DAC(111)의 출력 신호(Vp, Vn)가 전단 증폭기(112a)를 경유하여 래치 제공되도록 스위치(112c)가 제어될 것이다.
S150 단계에서, 래치(112b)의 동작 구간(ΔTOP2)에 대한 측정이 이루어진다. 전단 증폭기(112a)에 의해서 래치(112b)로 입력되는 DAC(111)의 출력 신호(Vp, Vn)에 의해서 래치(112b)에 데이터가 저장되는 시점이 측정될 수 있다.
S160 단계에서, 래치(112a)의 동작 구간(ΔTOP2)이 제 2 기준치(ΔTOPth2)를 초과하는지가 검출된다. 만일, 래치(112b)의 동작 구간(ΔTOP2)이 제 2 기준치(ΔTOPth2)보다 짧다면, 이후에 실행되는 데이터 변환에 대해서도 증폭 구간(ΔTA1) 동안 실시되도록 설정될 것이다. 즉, 절차는 S150 단계로 복귀한다. 반면, 래치(112b)의 증폭 구간(ΔTOP2)이 제 2 기준치(ΔTOPth2)를 초과한다면, 이후에 실행되는 데이터 변환에 대해서는 보다 증가된 증폭 구간을 적용하기 위하여 절차는 S170으로 이동한다.
S170 단계에서, 전단 증폭기(112a)는 보다 증가된 증폭 구간(ΔTA2) 동안 DAC(111)의 출력 신호(Vp, Vn)를 처리하여 래치(112b)에 전달한다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
ADC: Analog-to-Digital Converter
DAC: Digital-to-Analog Converter
SAR: Successive Approximation Register
100: 연속 근사 아날로그-디지털 변환기(SAR ADC)
110: 디지털 변환부
111 : DAC
111a : 제 1 변환열 111b : 제 2 변환열
112 : 비교기
112a : 전단 증폭기
112b : 래치 112c : 스위치
113 : SAR 논리 회로
113a : SAR 로직부 113b : 보정부
120: 비교기 컨트롤러 130: SAR 컨트롤러

Claims (14)

  1. 연속되는 비트 열들에 대응하는 입력 신호를 디지털 데이터로 변환하는 연속 근사 아날로그-디지털 변환기의 동작 방법에 있어서:
    제 1 비트 열 각각에 대응하는 입력 신호를 래치에 직접 전달하여 디지털 데이터로 래치하는 제 1 변환 단계;
    제 2 비트 열 각각에 대응하는 입력 신호를 전단 증폭기에 의해서 제 1 증폭 구간 동안 증폭한 후에 상기 래치에 전달하여 디지털 데이터로 래치하는 제 2 변환 단계; 그리고
    제 3 비트 열 각각에 대응하는 입력 신호를 상기 전단 증폭기에 의해서 제 2 증폭 구간 동안 증폭한 후에 상기 래치에 전달하여 데이터로 래치하는 제 3 변환 단계를 포함하되,
    상기 제 2 증폭 구간은 상기 제 1 증폭 구간보다 긴 것을 특징으로 하는 연속 근사 아날로그-디지털 변환기의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 변환 단계에서, 상기 전단 증폭기는 비활성화되는 연속 근사 아날로그-디지털 변환기의 동작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 비트 열은 상기 연속되는 비트 열에서 최상위 비트들(MSB)로 지정된 데이터인 것을 특징으로 하는 연속 근사 아날로그-디지털 변환기의 동작 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 변환 단계 또는 상기 제 3 변환 단계에서 상기 전단 증폭기의 전력 이득이 증가하도록 제어되는 연속 근사 아날로그-디지털 변환기의 동작 방법.
  6. 제 1 항에 있어서,
    상기 입력 신호가 전단 증폭기를 거치지 않고 상기 래치로 직접 제공되기 위한 바이패스 단계를 더 포함하는 연속 근사 아날로그-디지털 변환기의 동작 방법.
  7. 제 1 항에 있어서,
    상기 입력 신호는 디지털-아날로그 컨버터를 통해서 생성되는 차동 신호로 제공되는 연속 근사 아날로그-디지털 변환기의 동작 방법.
  8. 제 1 항에 있어서,
    상기 제 1 증폭 구간은 상기 제 1 변환 구간에서의 래치 동작 시간을 참조하여 설정되며, 상기 제 2 증폭 구간은 상기 제 2 변환 구간에서의 래치 동작 시간을 참조하여 설정되는 연속 근사 아날로그-디지털 변환기의 동작 방법.
  9. 아날로그 입력 신호를 샘플링하여 차동 신호로 출력하는 디지털-아날로그 컨버터;
    상기 차동 신호의 레벨 차이를 검출 및 래치하여 비교 신호로 출력하되, 상기 차동 신호의 레벨이 기준치의 이상인 경우에는 상기 차동 신호를 직접 래치하고, 상기 차동 신호의 레벨이 상기 기준치의 미만인 경우에는 상기 차동 신호를 증폭한 후에 래치하는 비교기; 그리고
    상기 비교 신호로부터 상기 아날로그 입력 신호에 대응하는 디지털 비트들을 결정하는 연속 근사 논리 회로를 포함하고,
    상기 비교기는:
    제어 신호에 응답하여 상기 차동 신호를 증폭하는 전단 증폭기;
    상기 차동 신호 또는 상기 전단 증폭기의 출력을 래치하는 래치; 그리고
    상기 전단 증폭기가 비활성화되는 시간 구간에서, 상기 차동 신호를 상기 래치에 바이패스시키는 스위치를 포함하되,
    상기 제어 신호는 상기 차동 신호의 레벨이 상기 기준치의 이상인 경우에는 상기 전단 증폭기가 비활성화되도록 상기 전단 증폭기를 제어하는 연속 근사 아날로그-디지털 변환기.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 9 항에 있어서,
    상기 차동 신호의 레벨이 상기 기준치의 미만인 경우, 상기 전단 증폭기의 증폭 시간을 가변하여 상기 차동 신호를 증폭하도록 상기 제어 신호가 제공되는 연속 근사 아날로그-디지털 변환기.
  14. 제 13 항에 있어서,
    상기 차동 신호의 레벨이 상기 기준치의 미만인 경우, 상기 전단 증폭기의 전력 이득을 높이기 위한 바이어스 전류가 제공되는 연속 근사 아날로그-디지털 변환기.
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