CN101375346A - 用于测试数字信号定时的选通技术 - Google Patents

Abstract

一种测试系统定时的方法，其模拟被测装置上的同步时钟的定时。可以通过将边缘产生器路由到具有递增的延迟值的延迟元件来产生选通脉冲。可将数据信号或者同步时钟信号应用到通过所述选通脉冲计时的一组锁存器的每一个的输入。编码器可以将由此锁存的系列采样转换为表示所述采样信号的边缘时间和极性的字。如果所述采样信号是数据信号，则所述字可以被存储在存储器中。如果所述采样信号是时钟信号，则所述字被路由到时钟总线，并且用于寻址存储器。提供了在时钟边缘时间和数据边缘时间之间的差，并且可以将所述差值与期望值相比较。

Description

用于测试数字信号定时的选通技术

相关申请的交叉引用

本申请要求美国实用专利申请第11/234,542、11/234,599和11/234,814号的优先权权益，所述申请都是在2005年9月23日被提交，其内容通过引用而整体被包含在此。

技术领域

本发明一般地涉及半导体芯片的自动测试，具体上涉及自动测试设备的时钟控制。

背景技术

自动测试设备(ATE)普遍地用于在半导体芯片和集成电路的制造期间测试它们。通常通过下述方式来进行功能测试：通过配置ATE以向被测部件(DUT)上的多个连接点应用电信号，同时测量在特定连接点的DUT的输出响应。

当评估DUT的性能时，ATE通常确定在所应用的输入信号和所测量的输出信号之间的相对定时。经常要求测试系统时钟的很精确的定时以保证收集适当的数据，特别是当评估DUT对于高速信号的响应时。

经常期望相对于其本身的系统时钟而测试DUT的性能。因此，ATE可以通常被配置来测量在相对于DUT的内部时钟的时间的输出。但是，在高数据传输率和时钟速度下，相对于DUT的系统时钟的测量可能是不准确的，因为信号摆动和抖动严重地影响测量结果。

现在许多集成电路(IC)包括具有伴随数据的同步时钟的总线。在不占用有价值的测试系统硬件通道的情况下访问DUT的同步内部时钟是不切实际的。迄今，使用测试系统时钟来测试在具有同步时钟的总线上的数据也是有问题的，因为在总线上的数据可能相对于测试系统时钟具有很高的不稳定性。

发明内容

本发明的实施例可以允许测试系统使用测试系统时钟测试同步总线的定时，以模拟被测部件的同步时钟。在一示例性实施例中，通过将边缘产生器路由到一系列具有递增的延迟值的延迟器而产生一组紧密相间的选通脉冲。将数据信号或者时钟信号应用到一组并行锁存器的每个的输入，所述并行锁存器通过该紧密相间的选通脉冲进行计时。该组并行锁存器由此捕获数据信号或者时钟信号的单脉冲系列的紧密相间的采样。编码器将所述单脉冲系列的采样转换为用于表示采样信号的边缘时间和极性的字。如果所述采样信号是数据信号，则字被存储在RAM中。如果该采样信号是时钟信号，则将所述字路由到时钟总线，并且用于寻址所述RAM。在时钟边缘时间和数据边缘时间之间的差被提供，并且可以将此差值与期望值相比较。

在一示例性实施例中，本发明提供了一种用于通过向被测装置的数据信号应用选通而测试同步总线的定时的方法。所述选通包括多个脉冲。所述数据信号在所述选通的每个选通脉冲时的状态被存储。所述选通也被应用到被测装置的时钟信号。将所存储的数据信号的状态与在每个选通脉冲时的时钟信号的状态相比较。在所述示例性实施例中，所述选通脉冲均匀和等距地间隔。

本发明的一特定实施例在与所述时钟信号发生状态改变的选通脉冲的时读取所存储的数据信号的状态。所述数据信号的状态改变和所述时钟信号的状态改变之间的延迟可以通过计数其间的选通脉冲而确定。

可以通过下述方式来产生选通：使用传统的边缘产生器产生第一脉冲，向包括多个延迟元件的延迟电路应用所述第一脉冲，并且在每个延迟元件之间提供连接以接收所述第一脉冲的依序延迟的拷贝。所述延迟电路可以通过延迟锁定环路控制，其中，所述延迟元件包括可调谐来校正延迟线误差的可控求和元件。

在一示例性实施例中，通过向多个锁存器的对应的一个锁存器应用作为锁存器时钟信号的每个选通脉冲，可以向数据或者时钟信号应用所述选通。所述数据或者时钟信号被应用到每个锁存器的输入，而所述数据或者时钟信号的状态被接收作为每个锁存器的输出。

通过并行地接收数据信号状态的选通采样作为一系列采样，并且将所述选通采样编码成为标识状态改变的时间和极性的数字字，可以执行数据信号的存储，在一示例性实施例中，该编码步骤产生6位字，其5个位标识状态改变的时间，一个位标识状态改变的极性。

在一示例性实施例中，通过多路分用数字字以减少所述字的数据传送率，执行数字字的发送。例如，在一特定实施例中，以每秒2千兆字节发送的6位字以1/8路分用为每秒250兆字节来发送48位的字。所述48位字表示8个5位的字和它们的对应的8个极性位，所述5位字表示边缘时间。所述多路分用的字然后以较低的传送率被存储在随机存取存储器中。在所述示例性实施例中，表示边缘时间和采样数据信号极性的字被存储在95 x 40随机存取存储器中。

通过下述方式将所存储的数据信号的状态或者边缘时间与采样时钟的边缘时间相比较：选择用于标识具有一组极性位的时钟信号的边缘时间的多路分用字，并且使用所选择的字来作为指向随机存取存储器的指针，在所述随机存取存储器中存储了所述数据边缘时间和极性。所选择的字可以被分发到总线上的多个通道，其中，所选择的字被用作指向接收通道上的随机存取存储器的指针。在一示例性实施例中，将通过所选择的字寻址的随机存取中的数据与期望的数据相比较，并且作为比较结果提供通过或者失败指示。通过所选择的字寻址的随机存取存储器中的数据通过下述方式可以如在本领域中公知的那样被管道传输，以校正系统路径延迟：将所述数据信号的边缘时间通过序列存储位置预定次数，以经过时钟信号的边缘时间所需要的时间来达到随机存取存储器。

在本发明的特定的示例性实施例中，通过向第一多个延迟元件应用第一选通启动脉冲以产生第一选通启动脉冲的多个延迟拷贝，可以测试数据信号的定时。数据信号被应用到第一多个锁存器的每个的输入。第一选通启动脉冲的多个延迟拷贝的每个被作为锁存器时钟信号应用到第一多个锁存器的对应锁存器。由此获取所述数据信号的多个采样。所述数据信号的多个采样被编码以形成第一数字字，所述第一数字字标识数据信号中状态改变的时间和极性。该第一数字字被存储在随机存取存储器中。

第二选通启动脉冲被应用到第二多个延迟元件以产生第二选通启动脉冲的多个延迟拷贝。时钟信号被应用到第二多个锁存器的每个的输入，所述第二选通启动脉冲的多个延迟拷贝的每个被作为锁存器时钟信号应用到第二多个锁存器的对应锁存器。由此获得所述时钟信号的多个采样。

所述时钟信号的多个采样被编码以形成第二数字字，所述第二数字字标识数据信号中状态改变的时间和极性。通过将所述第二数字字与在随机存取存储器中存储的第一数字字相比较而确定在数据信号的状态改变或者时钟信号的状态改变之间的延迟。所述第二数字信号可以被提供用于通过将所述第二数字字路由到时钟总线上而测试多个通道的定时。

本发明的另一方面是用于测试同步总线上的定时的装置。在一示例性实施例中，所述装置包括采样器，所述采样器具有多个紧密相间的、渐增的选通延迟器。每个延迟脉冲触发一个锁存器，所述锁存器采样数据信号或者同步时钟信号。

与所述采样器通信的编码器将所述采样数据和时钟信号变换为二进制字中的边缘时间和极性数据。如果所述采样是数据信号采样，而不是同步时钟采样，则与编码器通信的存储器存储该二进制字。如果所述采样是同步时钟采样，则与编码器通信的路由电路选择具有设置的极性的二进制字，并且将所述二进制字路由到用于多个通道上的时钟总线。

与时钟总线通信的随机存取存储器地址线被配置用于在所述总线上选择时钟时间数据，并且使用所述时钟时间数据来寻址在随机存取存储器中存储的数据边缘时间和极性。第一比较电路设置为与RAM通信，用于将所述时钟时间数据与存储在随机存取存储器中的数据相比较。第二比较电路设置为与第一比较电路通信，以将在特定时钟时间的数据的期望值与由随机存取存储器中的数据表示的实际值相比较。在一示例性实施例中，与所述编码器通信的多路分用电路适于降低向所述随机存取存储器中的数据传送的速率。

附图说明

通过下面结合附图对示例性实施例的详细说明，将更全面地理解本发明的上述和其他特征及优点，其中：

图1是根据本发明的示例性实施例的、一种用于测试同步时钟总线的方法的功能方框图；

图2是示出根据本发明的示例性实施例的、将紧密相间的选通应用到数据信号和同步时钟信号的示意时序图；

图3是根据本发明的示例性实施例的多选通采样器的示意图；以及

图4是根据本发明的示例性实施例的、一种用于测试同步时钟总线的装置的示意图。

具体实施方式

参见图1来一般地说明一种在不用直接将同步时钟信号与被测数据信号相比较的情况下，用于测试和评估同步时钟控制的数据示例性方法。

在采样步骤10中，采样被测部件(DUT)的数据信号和时钟信号以使用紧密相间的选通来获取它们在高速率下的状态的二进制值。这些二进制值被一组锁存器锁存，每个锁存器通过相对应的其中一个紧密相间的选通脉冲触发。采样数据因此被获取并且锁存为被测数据信号或者时钟信号的单脉冲系列的紧密相间采样。应当明白，本发明的各个实施例可以具有多个单脉冲系列。

本领域内的技术人员应当明白，用于描述一系列选通脉冲或者信号的、在本说明书全文中使用的术语“紧密相间”应当被广义地解释，并且这样的间距可以根据特定测试应用的需要而改变。应当明白，“紧密相间”的脉冲或者信号比被测信号或者时钟信号具有更高的频率，或者可以相对于被测装置的定时具有相同的频率。

在所述单脉冲系列中，检测数据信号或者时钟信号的边缘时间和边缘极性。在编码步骤12中，在二进制字中编码所检测的边缘时间和极性。在一个示例性实施例中，所编码的边缘时间被表示为6位字的5个最低有效位，并且极性被表示为最高有效位。

在使用本方法的高速测试设备的一个示例中，以每秒大约2千兆字节来产生被编码的所述6位字。为了提供更适合于下游的存储和比较步骤的数据率，可以多路分用被编码的字以便以每秒仅仅250兆字节来提供48位字。所述48位字表示8个5位的边缘时间和对应的8个1位的边缘极性。

在选择步骤14中，确定是否编码数据表示采样的数据信号的边缘时间和极性或者采样的时钟信号的边缘时间和极性。可以例如通过下述方式来执行这个确定：通过预定其上发送了时钟信号和数据信号的通道，或者通过向开关电路应用指示是否当前的输入是时钟或者数据信号的独立信号。如果编码数据表示采样数据信号的边缘时间和极性，则执行存储步骤16，其中，在随机存取存储器中存储所述编码数据。在所述示例性实施例中，使用96 x 40随机存取存储器来存储所述编码数据。本领域内的技术人员应当明白，可以容易地以各种方式来配置所述开关电路以如此引导编码数据。

如果所述编码数据表示采样的同步时钟信号的边缘时间和极性，则仅仅具有一个极性的编码数据被选择并用作时钟边缘时间。在时钟选择步骤18，所述的编码时钟边缘时间被路由到时钟总线。因此，可以将该时钟边缘数据路由到多个通道，并且用于一个或多个芯片中。

在存储器访问步骤20中，时钟数据被用作指向对应的编码数据信号边缘时间的随机存取存储器地址的指针。在比较步骤22中，将在存储器中在所述时钟地址找到的数据边缘时间与期望值相比较，以确定是否所表示的数据信号边缘数据在所表示的时钟边缘时间的预定的限制内。可以由此自动产生通过/失败指示。如在本领域中公知的那样，可以通过下述方式管道传输通过所述时钟数据寻址的随机存取存储器中的数据，以校正系统路径延迟：将所述数据信号的边缘时间通过序列存储位置预定次数，以经过时钟信号的边缘时间所需要的时间来达到随机存取存储器。

执行采样步骤10，以获取DUT的数据信号和/或时钟信号的状态的紧密相间的读数。图2是示出被测装置的数据信号24和时钟信号26的相对定时的一个示例的示意时序图。显示出了被测装置中的数据信号24在边缘28处改变状态的电压/逻辑电平。时钟信号26在边缘30处改变状态。选通32、34提供紧密相间的脉冲，其中每个脉冲触发被测数据信号的状态的采样。

所述采样由此产生一系列的位36、38，所述位36、38用于以紧密相间地时间间隔来表示被测数据或者时钟信号的状态。在表示时钟信号的所述系列位38中的状态40的改变可以被用作时间基准，所述时间基准用于与表示数据信号的所述系列位36中的数据信号的状态42的比较。在所述示例性实施例中，在其间进行比较之前，如此处参照图1和图4所描述的那样，进一步编码所述系列的位36和38。

在图3中示出了用于获取被测数据或者时钟信号的选通的采样的采样电路62。通过传统的边缘产生器产生诸如单个选通脉冲的选通启动信号，并且将此选通启动信号应用到延迟线输入44。一系列延迟元件输出所述选通启动信号的递增地延迟的拷贝48。在所述示例性实施例中，如在本领域中公知的那样，所述选通启动信号的递增地延迟的拷贝48被引导通过求和电路50，以内插在所述延迟元件之间，并且由此提供所述选通启动信号的更紧密相间的拷贝52。

在所述示例性实施例中，求和电路50包括求和元件54，其中每个包括基于具有8个设置值(即3位控制)的精细微调的吉尔伯特单元。所述设置值可以被调整以校正延迟线误差。通过延迟锁定环路56来提供用于延迟线元件46的速度控制电流。选通启动信号的每个紧密相间的延迟拷贝被提供到对应的D锁存器58的时钟输入。被测数据信号或者同步时钟信号60被路由到所述D锁存器的每个的输入。结果，在D锁存器中存储的数据表示数据信号或者被测时钟信号的状态的二进制快照。在所述示例性实施例中，使用一组31个D锁存器来捕获被测信号的一个31位宽的、选通的表示。

参见图4来描述用于使用同步时钟的选通表示来测试在DUT中的数据信号的装置。将被测信号59和选通61应用到采样电路62。在所述示例性实施例中，所述采样电路62是参见图3详细说明的采样装置。与采样电路62通信的编码器电路64从采样电路62接收被测信号的紧密相间的选通表示，并且将其转换为用于表示边缘时间和边缘极性的数据字(即高到低或者低到高)。在所述示例性实施例中，编码器将边缘过渡的31位二进制快照转换为6位字。最高有效位用于表示边缘极性，剩余的5个位用于表示边缘时间。虽然为了说明的目的，在此所述的编码使用6位字和1位极性表示，但是本领域内的技术人员应当明白，可以使用多种其它的字长度，并且可以在本发明的范围内的其它方案下编码所述多种其它的字长度。

在本发明的示例性实施例中，以大约每秒2千兆字节从编码器输出6位字。与编码器64通信的多路分用器66用于以每秒250兆字节的数据率来将所述数据转换为48位字。所述48位字包括表示边缘时间的8个5位数据字和它们的对应的8个单极性位。本领域内的技术人员应当明白，不是在所有的情况下都需要进行信号的多路分用，可以在本发明的范围内选择各种其它的位率和/或多路分用细节。

路由器电路70用于将表示DUT的同步时钟的信号路由到测试时钟总线72上。路由电路70也仅仅选择具有一个极性的时钟边缘时间来表示系统时钟，即选择用于表示时钟设置(上极性)的边缘时间，并且忽略时钟复位(下极性)。可以在多个通道上使用由此路由到测试总线72的时钟边缘时间。

用于表示DUT的数据信号的、从多路分用器66输出的字不被选择为时钟信号，并且被直接地存储在RAM 68中。在所述示例性实施例中，所述数据被存储在96 x 40RAM中。本领域内的技术人员应当明白，可以在本发明的范围内使用多个其它的RAM配置。

在测试总线72上的时钟边缘时间被用作指针，以寻址在RAM 68中存储的数据。路由电路74选择总线上的一个时钟用作指针，并且将此时钟边缘时间路由到比较电路76。比较电路76向RAM 68提供所述时钟边缘时间来作为地址，并且读取存储在此地址的数据边缘时间。将在RAM中由此寻址的数据边缘时间与时钟边缘时间相比较以确定其间的差。

比较电路78将数据边缘和同步时钟边缘之间的差的期望值77与由比较电路76找到的差相比较，所述比较电路78按照是否与期望值的差在指定的限制内来输出每个比较的通过或者失败信号80。

因此，本发明的各个实施例提供了一种用于以其精确的边缘时间和在对应的边缘时间的过渡极性来表示被测信号的方法。如此表示的边缘时间和极性被存储，用于与诸如被测装置的同步时钟的定时信号相比较。定时信号边缘时间的这个表示可以被提供到时钟总线以用于整个测试系统，例如，与在RAM中的对应的数据信号边缘时间相比较。可以相对于期望值查看这样的比较的结果，以确定被测装置是否符合测试规格。

虽然在此以选通脉冲的形式一般地说明了本发明的示例性实施例，但是本领域内的普通技术人员应当明白选通脉冲可以包括在各种波形形式的循环中应用的门限电压，以触发对应的锁存器，所述波形形式诸如方波信号、正弦波信号、三角波、脉冲等。例如，可以想象，在本发明的所述示例性实施例中，矩形波脉冲的前缘可以被用作选通脉冲。

虽然此处以由一系列顺序的延迟元件产生的选通来一般地描述本发明的示例性实施例，但是本领域内的普通技术人员应当明白，在不偏离本发明的范围的情况下，可以以多种替代配置来配置所述延迟元件。例如，可以想象，在本发明的范围内，可以向并行排列而不是串行排列的多个延迟元件应用选通启动脉冲。也可以想象，在本发明的范围内，可以配置串行和并行延迟元件的组合以提供选通启动信号的多个紧密相间的拷贝。

虽然已经在此以自动测试设备的形式描述了本发明的示例性实施例，但是本领域内的普通技术人员应当明白，本发明可以用于许多其它的信号比较操作中。例如，可以想象，本发明可在无限数量的高速处理应用中被用作定时元件。

应当明白，可以对在此公开的实施例作出各种修改。因此，上述的说明不应当被理解为限制性的，而是仅仅被理解为各种实施例的示例。本领域内的技术人员应当在所附的权利要求的范围和精神内想象其它修改。

Claims (20)

1.一种用于测试同步总线的定时的方法，所述方法包括：

向被测装置的数据信号应用选通，所述选通具有多个脉冲；

在所述选通的每个脉冲时存储所述数据信号的状态；

向所述被测装置的同步时钟信号应用所述选通；以及

将所存储的数据信号的状态与在所述选通的每个脉冲时的所述时钟信号的状态相比较；

其中，所述选通的频率大于或等于所述数据信号的频率和所述同步时钟信号的频率。

2.按照权利要求1的方法，还包括：在对应于发生所述时钟信号的状态改变的选通的选通脉冲的时间，读取所存储的数据信号的状态。

3.按照权利要求1的方法，还包括：通过对其间的选通脉冲计数，确定在所述数据信号的状态改变和所述时钟信号的状态改变之间的延迟。

4.按照权利要求1的方法，其中，所述选通包括多个均匀相间的选通脉冲。

5.按照权利要求1的方法，其中，通过下述方式来产生所述选通：

产生第一脉冲；

向延迟电路应用所述第一脉冲，其中，所述延迟电路包括延迟元件；以及

提供在所述延迟元件的每一个之间的连接，以接收所述第一脉冲的多个依序延迟的拷贝。

6.按照权利要求5的方法，其中，所述延迟电路包括一连续系列的所述延迟元件。

7.按照权利要求5的方法，其中，所述延迟电路通过延迟锁定环路控制，其中，所述延迟元件包括可控求和元件，所述可控求和元件可调谐以校正延迟线误差。

8.按照权利要求1的方法，其中，所述选通通过下述方式被应用到所述的数据信号或者时钟信号：

向多个锁存器的对应锁存器应用作为锁存器时钟信号的所述选通的每个脉冲；

将所述的数据信号或者时钟信号应用到所述锁存器的每一个的输入；以及

接收所述的数据信号或者时钟信号的状态，作为所述锁存器的每一个的输出。

9.按照权利要求1的方法，其中，所述存储包括：

并行接收所述数据信号的状态作为一系列采样；以及

将所述选通采样编码为标识状态改变的时间和极性的数字字。

10.按照权利要求9的方法，还包括：多路分用所述数字字以降低所述字的数据传送率。

11.按照权利要求10的方法，还包括：将多路分用的字以降低的传送率存储在随机存取存储器中。

12.按照权利要求11的方法，其中，通过下述方式来执行所述比较：

选择所述多路分用的字，所述多路分用的字标识具有设置极性位的时钟信号的边缘时间；以及

使用所述多路分用的字来作为指向所述随机存取存储器的指针。

13.按照权利要求12的方法，还包括：向总线上的多个通道分发所选择的字，其中，所述所选择的字用作指向接收通道上的随机存取存储器的指针。

14.按照权利要求12的方法，还包括：

将通过所选择的字寻址的随机存取存储器中的数据与期望的数据相比较；以及

提供作为所述比较的结果的通过或者失败指示。

15.按照权利要求14的方法，其中，通过所选择的字寻址的随机存取存储器中的所述数据被管线输送以校正系统路径延迟。

16.按照权利要求9的方法，其中，所述编码步骤产生6位字，其5个位标识所述状态改变的时间，以及一个位标识所述状态改变的极性。

17.一种用于测试数据信号的定时的方法，所述方法包括：

向第一多个延迟元件应用第一选通启动脉冲以产生所述第一选通启动脉冲的多个延迟拷贝；

向第一多个锁存器的每一个的输入应用数据信号；

向所述第一多个锁存器的对应锁存器应用作为锁存器时钟信号的所述第一选通启动脉冲的所述多个延迟拷贝的每一个，由此获取所述数据信号的多个采样；

编码所述数据信号的所述多个采样以形成第一数字字，所述第一数字字标识所述数据信号中状态改变的时间和极性；

将所述第一数字字存储在随机存取存储器中；

向第二多个延迟元件应用第二选通启动脉冲以产生所述第二选通启动脉冲的多个延迟拷贝；

向第二多个锁存器的每一个的输入应用时钟信号；

向所述第二多个锁存器的对应锁存器应用作为锁存器时钟信号的所述第二选通启动脉冲的所述多个延迟拷贝的每一个，由此获得所述时钟信号的多个采样；

编码所述时钟信号的所述多个采样以形成第二数字字，所述第二数字字标识所述时钟信号中状态改变的时间和极性；以及

通过将所述第二数字字与所述第一数字字相比较，确定在所述数据信号中的所述状态改变和所述时钟信号中的所述状态改变之间的延迟。

18.按照权利要求17的方法，还包括：

提供所述第二数字字，以用于通过将所述第二数字字路由到时钟上而测试多个通道的所述定时。

19.一种用于测试同步总线的定时的装置，所述装置包括：

采样器，所述采样器包括多个渐增的选通延迟，其中每一个所述选通延迟触发对应的锁存器，所述对应的锁存器采样数据信号或者时钟信号以形成采样数据；

与所述采样器通信的编码器，所述编码器将所述的采样数据或时钟信号变换为二进制字中的边缘时间数据和极性数据；

与所述编码器通信的存储器，如果所述采样是数据信号采样，则所述存储器将所述二进制字存储为数据二进制字；

与所述编码器通信的路由电路，如果所述采样是采样时钟信号，则所述路由电路选择具有设置极性的所述二进制字，并且将所述二进制字作为时钟时间数据路由到时钟总线上；

与所述时钟总线通信的存储器地址线，所述存储器地址线被配置为选择时钟时间数据，并且使用所述时钟时间数据来寻址存储在所述存储器中的所述数据二进制字；

第一比较电路，所述第一比较电路与所述存储器通信，用于将所述时钟时间数据与存储在所述存储器中的所述数据二进制字相比较；

第二比较电路，所述第二比较电路与所述第一比较电路通信，所述第二比较电路将在特定时钟时间的所述数据二进制字的期望值与由在所述存储器中的数据二进制字表示的实际值相比较。

20.按照权利要求19的装置，还包括与所述编码器通信的多路分用电路，其中，所述多路分用电路降低向所述存储器中的数据传送的速率。

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