CN101273559B - 用于对数字信号进行时间标记的选通技术 - Google Patents

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Abstract

一种系统和设备产生时间标记，用于标识和记录诸如在数据信号或者时钟信号中接收的边缘之类的事件的时间。可以通过将外部时钟信号路由到具有递增的延迟值的延迟元件来产生一组选通脉冲。数据信号或者被测装置的时钟信号可以被应用到由选所述通脉冲进行时钟控制的一组锁存器的每一个的输入。所述一组锁存器可以由此捕获所述数据信号或者时钟信号的一系列采样。所述系列的采样可以被编码为时钟周期内的边缘时间。可将时钟周期计数器添加到所述边缘时间以产生所述时间标记。

Description

用于对数字信号进行时间标记的选通技术
相关申请的交叉引用
本申请要求美国实用专利申请第11/234,814、11/234,542和11/234,599号的优先权权益，所述申请都是在2005年9月23日被提交，其内容通过引用而整体被包含在此。
技术领域
本发明一般地涉及半导体芯片的自动测试，具体上涉及数字信号定时测量。
背景技术
自动测试设备(ATE)普遍地用于在半导体芯片和集成电路的制造期间测试它们。通常通过下述方式来进行功能测试：通过配置ATE以向被测装置(DUT)上的多个连接点应用电信号，同时测量在特定连接点的DUT的输出响应。
当评估DUT的性能时，ATE通常确定在所应用的输入信号和所测量的输出信号之间的相对定时。经常要求测试系统时钟的很精确的定时以保证收集适当的数据，特别是当评估DUT对于高速信号的响应时。
经常期望相对于其本身的系统时钟而测试DUT的性能。因此，ATE可以通常被配置来测量在相对于DUT的内部时钟的时间的输出。但是，在高的数据率和时钟速度下，相对于DUT的系统时钟的测量值可能是不准确的，因为信号摆动和抖动严重地影响测量结果。
现在许多集成电路(IC)包括具有伴随数据的同步时钟的总线。在不占用有价值的测试系统硬件通道的情况下访问DUT的同步内部时钟是不切实际的。迄今，使用测试系统时钟来测试具有同步时钟的总线上的数据也是有问题的，因为总线上的数据可能相对于测试系统时钟具有很高的不稳定性。
在下述申请中描述了一种方法和装置，所述方法和装置使用测试系统时钟来模拟所述DUT时钟，以用于与DUT数据信号相比较，而不受到通常与所述系统时钟的使用相关联的过量摆动和抖动的影响，所述申请包括：申请人的共同待决的美国专利申请第11/234,542号，所述申请于2005年9月23日提交，名称为“用于测试数字信号定时的选通技术”，代理申请案号1954-US(4057/81)077311-0104，其通过引用被包含在此。
经常期望获取数据信号或者时钟信号的精确的边缘时间及与其关联的精确的时间标记。在ATE的领域中，经常期望具有时间标记来记录特定的数据信号边缘或者从DUT接收到的时钟信号边缘的时间。
发明内容
本发明的实施例产生时间标记，以标识和记录诸如在数据信号或者时钟信号中接收的边缘的事件的时间。在一示例性实施例中，通过将诸如MOSC/8时钟的外部时钟信号路由到具有递增的延迟值的一系列延迟器，产生一组选通脉冲。诸如数据信号或者同步时钟信号的数字信号被应用到通过所述选通脉冲来计时的一组并行锁存器的每一个的输入。所述的该组并行锁存器由此捕获所述的数据信号或者时钟信号的单脉冲系列的采样。
编码器将所述单脉冲系列的采样转换为表示所述采样信号的边缘时间和极性的字。如果所述信号是数据信号，则将可所述字存储在RAM中。如果所述信号是时钟信号，则可以将所述字路由到时钟总线，并且用于寻址所述RAM。可以确定在时钟边缘时间和数据边缘时间之间的差，并可将所述差值与期望值相比较。
也接收所述外部时钟信号的计数器可以用于标识当前哪个时钟周期被输入到所述采样器。从编码器输出的所述数据信号或者时钟信号的编码的边缘时间可以与来自所述计数器的输出一起被输入到时间标记电路。所述时间标记电路将所述计数器输出与所述编码的边缘时间组合以输出当前时钟边缘的精确时间。可以添加时间标记逻辑以锁存所述精确时间信息，或者将所述精确时间信息路由到存储器。
在一示例性实施例中，本发明提供了一种用于通过下述方式来产生用于数字信号的时间标记的方法，即：提供由时间标记时钟触发的选通，将所述选通应用到装置的数字信号，在所述选通的每个选通脉冲时存储所述数字信号的状态，并且将所述时间标记时钟的计数与所述选通脉冲的至少一个的时间组合。在所述示例性实施例中，所述选通包括多个均匀相间的频率大于或者等于所述数字信号的频率的选通脉冲。所述数字信号可以是例如数据信号或者时钟信号。
本发明的一特定实施例在与发生时钟信号状态改变的所述选通的选通脉冲对应的时间读取所存储的数字信号的状态。可以通过计数其间的选通脉冲而确定在所述数据信号的状态改变和所述时钟信号的状态改变之间的延迟。
可以通过下述方式来产生所述选通：向包括多个延迟元件的延迟电路应用所述时间标记时钟，并且提供在所述延迟元件的每一个之间的连接以接收所述时间标记时钟信号中的多个依序延迟的脉冲拷贝。在一示例性实施例中，所述多个延迟元件串行布置。所述延迟电路可以通过延迟锁定环路控制，其中，所述延迟元件包括可调谐以校正延迟线误差的可控求和元件。
在所述示例性实施例中，可以通过下述方式来向被测装置的所述数字信号应用所述选通：将作为锁存器时钟信号的所述选通的每个脉冲应用到多个锁存器的对应锁存器，将被测装置的所述数字信号应用到所述锁存器的每一个的输入，并且接收作为所述锁存器的每一个的输出的被测装置的所述数字信号的状态。
可以通过下述方式来执行所述数据信号的存储：并行接收被测装置的所述数字信号的选通采样作为一系列采样，并且将所述选通采样编码为数字字以标识所述数字信号中的状态改变的时间。在一具体实施例中，可以将所述数字字添加到所述时钟计数以产生时间标记。如此产生的所述数字字可以被多路分用以降低所述字的数据传送率。所述时间标记然后可以与被测装置的所述数据或者时钟信号中的过渡(transition)事件相关联地输出。
在另一示例性实施例中，本发明提供了一种用于产生数字信号的时间标记的设备。所述示例性设备包括向采样电路提供输入的时间标记时钟。所述采样电路包括所述时间标记时钟的多个渐增的选通延迟器，所述选通延迟器的每一个触发一锁存器，所述锁存器采样被测装置的数字信号。编码器被布置为与所述采样电路通信。所述编码器将所采样的数字信号转换为二进制字中的边缘时间数据。计数器被布置为与所述时间标记时钟通信，并且向时间标记电路输出所述时间标记时钟的计数。所述时间标记电路将所述计数与所述二进制字组合，以产生所述数字信号中的边缘/事件的时间标记。在一具体的实施例中，时间标记逻辑电路被布置为与所述时间标记电路通信。所述时间标记逻辑电路适于输出所述边缘/事件的时间标记。
附图说明
通过下面结合附图对示例性实施例地详细说明，将更全面地理解本发明的上述和其它特征和优点，其中：
图1是一种用于使用本发明示例性实施例的特定元件测试被测装置的数据信号或者时钟信号的方法的功能方框图；
图2是示出按照本发明的一示例性实施例的、向数据信号和时钟信号应用选通的示意时序图；
图3是在本发明的几个示例性实施例中使用的多选通采样器的示意图；
图4是一种用于使用本发明示例性实施例的特定元件测试被测装置的数据信号或者时钟信号的设备的示意图；
图5是按照本发明的示例性实施例的、一种用于向数据或者时钟信号中的边缘/事件提供时间标记的方法的功能方框图；以及
图6是按照本发明的示例性实施例的、一种用于向数据或者时钟信号中的边缘/事件提供时间标记的设备的示意图。
具体实施方式
参见图1来一般地说明用于测试和评估同步地时钟控制的数据而不用直接将所述同步时钟信号与所述被测数据信号相比较的示例性方法。
在采样步骤10，采样被测装置(DUT)的数据信号和和时钟信号以使用选通来获取它们在高速率的状态的二进制值。如此获取的采样数据作为所述被测信号的单脉冲系列的采样。应当明白，虽然在此使用术语“单脉冲”，但是可以例如在多个通道上或者长时间地通过多次重复本发明的时间标记方法来多次重复执行所述采样步骤10，使得可以在本发明的各个实施例中获取多个“单脉冲”系列。
在所述单脉冲系列中，检测出被测装置的所述数据信号和/或时钟信号的边缘时间和边缘极性。在编码步骤12中，将所检测的边缘时间和极性编码在二进制字中。在一示例性实施例中，所编码的边缘时间被表示为6位字的5个最低有效位而所述极性被表示为最高有效位。
在使用本方法的高速测试设备的示例中，以每秒大约2千兆字节来产生所编码的6位字。为了提供更适合于下游的存储和比较步骤的数据率，可以多路分用所述所编码的字以便以每秒仅仅250兆字节来提供48位字。所述48位字表示8个5位边缘时间和对应的8个1位边缘极性。
在选择步骤14中，确定是否所述编码数据表示采样的数据信号的边缘时间和极性或者采样的时钟信号的边缘时间和极性。如果所述编码数据表示采样数据信号的边缘时间和极性，则执行存储步骤16，其中，在随机存取存储器中存储所述编码数据。在所述示例性方法中，使用96×40随机存取存储器来存储所述编码数据。
如果所述编码数据表示采样的同步时钟信号的边缘时间和极性，则仅仅具有一个极性的编码数据被选择并用作时钟边缘时间。在时钟选择步骤18，所述编码的时钟边缘时间被路由到时钟总线。因此，可以将所述时钟边缘数据路由到多个通道，并且可用于一个或多个芯片中。
在存储器访问步骤20中，所述时钟数据被用作指向对应的编码数据信号边缘时间的随机存取存储器地址的指针。在比较步骤22中，将在存储器中在所述时钟地址找到的数据边缘时间与期望值相比较，以确定是否所表示的数据信号边缘时间在所表示的时钟边缘时间的预定的限制内。可以由此自动产生通过/失败指示。
执行所述采样步骤10，以获取DUT的数据信号和/或时钟信号的状态的紧密相间的读数。图2是示出被测装置的数据信号24边缘和时钟信号26的相对定时的示例的示意时序图。被测装置中的所述数据信号24被示出为在边缘28改变状态的的电压/逻辑电平。所述时钟信号26在边缘30改变状态。选通32、34提供紧密相间的脉冲，其中所述脉冲的每一个触发所述被测数据信号的状态的采样。
所述采样由此产生一系列的位36、38，所述位36、38用于以紧密相间地时间间隔来表示所述被测数据或者时钟信号的状态。表示时钟信号的所述系列位38中的状态40的改变可以被用作时间基准，所述时间基准用于与表示数据信号的所述系列位36中的所述数据信号的状态42比较。在所述示例性方法中，如参见图1和图4在此描述的那样，在对其间进行比较之前，进一步编码所述系列的位36和38。
本领域内的技术人员应当明白，用于描述一系列选通脉冲或者信号的、在本说明书全文中使用的术语“紧密相间”应当被广义地解释，并且这样的间距可以按照特定测试应用的需要而改变。应当明白，相对于被测装置的定时“紧密相间”的这样的脉冲或者信号有可能具有比所述被测信号或者时钟信号更高的频率，或者可以具有相同频率。
在图3中示出了用于获取被测数据或者时钟信号的选通采样的采样设备。通过传统的边缘产生器产生诸如单个选通脉冲的启动信号，并且将此启动信号应用到延迟线输入44。一系列延迟元件输出所述启动信号的递增地延迟的拷贝48。在所述示例性的设备中，如在本领域中公知的那样，所述启动信号的递增地延迟的拷贝48被引导通过求和电路50，以内插在所述延迟元件之间，并且由此提供所述启动信号的另外的更紧密相间的拷贝52。
在所述示例性设备中，所述求和电路50包括求和元件52，其中所述求和元件的每一个包括基于具有8个设置值(即3位控制)的精细微调的吉尔伯特单元。所述设置值可以被调整以校正延迟线误差。通过延迟锁定环路56来提供用于延迟线元件46的速度控制电流。输入的选通脉冲的所述延迟拷贝的每一个被提供到对应的D锁存器58的时钟输入。所述被测数据信号或者同步时钟信号60被路由到所述D锁存器的每一个的输入。结果，所述D锁存器中存储的数据表示数据信号或者被测时钟信号的状态的二进制快照。在所述示例性设备中，使用一组31个D锁存器来捕获所述被测信号的31位宽的选通表示。
参见图4来描述按照本发明的示例性实施例的、用于使用同步时钟的选通表示来测试DUT中的数据信号的设备。将被测信号59和选通61应用到采样电路62。在所述示例性设备中，所述采样电路62是参见图3详细说明的采样设备。与所述采样电路62通信的编码器电路64从采样电路62接受被测信号的选通表示，并且将其转换为用于表示被测信号59的边缘时间和边缘极性的数据字(即高到低或者低到高)。在所述示例性设备中，编码器将所述边缘转换的31位二进制快照转换为6位字。最高有效位用于表示边缘极性，剩余的5个位用于表示被测信号的边缘时间。虽然为了说明的目的，在此所述的编码使用6位字和1位极性表示，但是本领域内的技术人员应当明白，可以使用多种其它的字长度，并且可以在其它方案下在其中编码数据。
在所述示例性设备中，以大约每秒2千兆字节从编码器输出所述6位字。与编码器64通信的多路分用器66用于以每秒250兆字节的数据率将所述数据转换为48位字。所述48位字包括表示边缘时间的8个5位数据字和它们的对应的8个单极性位。本领域内的普通技术人员应当明白，不是在所有的情况下都需要进行信号的多路分用，可以在本发明的范围内选择各种其它的位率和/或多路分用细节。
路由器电路70用于将表示DUT的同步时钟的信号路由到测试时钟总线72上。路由电路70也仅仅选择具有一个极性的时钟边缘时间来表示系统时钟，即选择表示时钟设置(上极性)的边缘时间，并且忽略时钟复位(下极性)。由此可以在多个通道上使用路由到测试总线72的时钟边缘时间。
表示DUT的数据信号的、从多路分用器66输出的字不被选择为时钟信号，而是被直接地存储在随机存取存储器68中。在所述示例性设备中，所述数据被存储在96×40随机存取存储器中。本领域内的普通技术人员应当明白，可以在本发明的范围内使用多个其它的随机存取存储器配置。
测试总线72上的时钟边缘时间被用作指针，以寻址在随机存取存储器68中存储的数据。路由电路74选择总线上的一个时钟用作指针，并且将此时钟边缘时间路由到比较电路76。比较电路76向随机存取存储68提供所述时钟边缘时间来作为地址，并且读取存储在所述地址的数据边缘时间。将从随机存取存储中读取的数据与所述时钟边缘时间相比较以确定其间的差。
比较电路78将数据边缘和同步时钟边缘之间的差的期望值77与由比较电路76找到的差相比较。所述比较电路78按照是否与期望值的偏差在指定的限定内来输出用于每个比较的通过或者失败信号。
因此，在此所述的本发明的各个实施例可以提供一种用于以其精确的边缘时间和在对应的所述边缘时间的过渡极性来表示被测信号的方法。如此表示的边缘时间和极性被存储，以用于与诸如被测装置的同步时钟的定时信号相比较。所述定时信号也以其精确的边缘时间表示。所述定时信号边缘时间的这个表示可以被提供到时钟总线以用于整个测试系统，例如，用于与随机存取存储中的对应的数据信号边缘时间相比较。可以相对于期望值查看这样的比较的结果，以确定被测装置是否符合测试规格。
通过向参见图1上述的用于测试和评估同步地时钟控制的数据而不直接地将所述同步时钟信号与被测数据信号相比较的方法增加小数量的步骤，可以实现一种用于执行时间标记操作的示例性方法。参见图5一般地说明所述用于执行时间标记操作的示例性方法。
在可选的时间标记启动步骤9中，确定是否执行时间标记或者绕过时间标记并且执行在图1中所述的信号分析的多选通方法。应当明白，按照本发明的替代方法也可以永久地调用所述时间标记系统，而没有绕过它的选择。
如果调用了所述时间标记，则执行采样步骤11，其中，以下被称为时间标记时钟的时钟启动输入选通。通过非限定性示例，所述时间标记时钟可以是除以8的系统主振荡器时钟(MOSC/8时钟)。如果未调用所述时间标记，则执行采样步骤10，其中，边缘产生器启动输入选通。在任何一种情况下，被测装置(DUT)的数据信号和时钟信号被采样以使用选通来获取它们在高速率下的状态的二进制值。采样的数据因此被获取为所述采样信号的单脉冲系列的采样。如上文参见图1所述那样执行编码步骤12、选择步骤14、存储步骤16和时钟选择步骤18。
如果所述时间标记在步骤9被选择或者被永久地配置，则执行时间标记计算步骤19，其中，将所述边缘时间添加到所述时钟循环计数器以获得时间标记。所述时钟循环计数器确定在采样步骤11启动所述输入选通的时钟的循环计数。
通过将元件添加到图4的用于使用同步时钟的选通表示来测试DUT中的数据信号的设备，描述用于产生时间标记的示例性设备。参见图6来一般地说明用于产生时间标记的所述示例性设备。
来自DUT的数字信号59被应用到采样电路62。路由器84用于选择到采样电路62的第二输入。如果要执行时间标记，则路由器84使得诸如由MOSC/8时钟82产生的信号的时钟信号被引导作为到采样电路62的第二输入。在所述示例性设备中，采样电路62是参见图3详细描述的采样设备。编码器电路64、多路分用器66、路由器电路70、测试器时钟总线72、随机存取存储68、路由器电路74、比较电路76和基于期望值77操作以输出通过/失败信号80的比较电路78如上述参见图3所述的那样进行配置并运行。
如果选择在图5的步骤9执行时间标记，则路由器电路86将表示时钟边缘时间或者数据边缘时间的字从多路分用器66引导到时间标记电路90。与采样器启动时钟82通信的计数器88计数所述时间标记时钟的周期。计数器88向时间标记电路90提供信息，所述信息可以与表示边缘时间的所述字组合以形成时间标记。在一示例性实施例中，所述时间标记电路90将所述计数器输出添加到所编码的边缘时间以形成所述时间标记。例如，所述时间标记可以被发送到时间标记逻辑电路92以被输出或者存储。
因此，本发明的各个实施例提供了一种用于通过向如上所述的多选通设备增加小数量的元件而产生被测信号的精确的时间标记的方法。所述时间标记可以用于补充多选通测试方法，或者可以单独使用以及仅仅执行时间标记操作。
虽然在此根据可通过使用路由器转换到时间标记模式的多选通设备一般地说明了本发明的示例性实施例，但是本领域的技术人员应当明白也可以将本发明配置为专用的时间标记。在专用时间标记的实施例中，例如，采样电路(在图6中的62)的输入将总是由时钟82提供。在这个实施例中，边缘产生器61和路由器电路84可以被省略。路由器电路86也可以在专用时间标记的实施例中被省略，因为在这些实施例中多路分用器66和时间标记电路90之间的连接可能是硬连线的。
虽然在此以选通脉冲的形式一般地说明了本发明的示例性实施例，但是本领域内的普通技术人员应当明白选通脉冲可以包括各种波形形式循环中的门限电压应用，以触发对应的锁存器，所述波形形式诸如方波信号、正弦波信号、三角波、脉冲等。例如，可以想象，在本发明的示例性实施例中，矩形波脉冲的前缘可以被用作选通脉冲。
虽然已经在此以自动测试设备的形式描述了本发明的示例性实施例，但是本领域内的普通技术人员应当明白，本发明可以用于许多其它的信号比较操作中。例如，可以想象，本发明可在无限数量的高速处理应用中被用作信号时间标记。
应当明白，可以对在此公开的实施例作出各种修改。因此，上述的说明应当不被理解为限制，而是仅仅被理解为各种实施例的示例。本领域内的技术人员将可以在所附的权利要求的范围和精神内想象其它修改。

Claims (19)

1.一种用于产生数字信号的时间标记的方法，所述方法包括：
提供由时间标记时钟触发的选通，其中，所述选通包括多个选通脉冲；
将所述选通应用到装置的所述数字信号；
在所述选通的每个选通脉冲时存储所述数字信号的状态；以及
将时间标记时钟计数与所述选通脉冲的至少一个的时间组合；
其中，所述选通的频率大于或等于所述数字信号的频率；
其中，所述存储包括：
接收所述数字信号的状态作为一系列采样；以及
将所述一系列采样编码为数字字，以标识所述数字信号中的状态改变的时间；
其中，将所述数字字添加到所述时钟计数以产生所述时间标记。
2.按照权利要求1的方法，其中，所述选通包括多个均匀相间的选通脉冲。
3.按照权利要求1的方法，其中，所述数字信号包括数据信号。
4.按照权利要求1的方法，其中，所述数字信号包括时钟信号。
5.按照权利要求1的方法，其中，通过下述方式来产生所述选通：
将所述时间标记时钟应用到延迟电路，其中所述延迟电路包括延迟元件；以及
提供在所述延迟元件的每一个之间的连接，以接收所述时间标记时钟信号中的多个依序延迟的脉冲拷贝。
6.按照权利要求5的方法，其中，所述延迟元件串行布置。
7.按照权利要求6的方法，其中，所述延迟电路通过延迟锁定环路控制，并且其中，所述延迟元件包括可控求和元件，所述可控求和元件可调谐以校正延迟线误差。
8.按照权利要求1的方法，其中，通过下述方式来向所述数字信号应用所述选通：
将作为锁存器时钟信号的所述选通的每个脉冲应用到多个锁存器的对应锁存器；
将所述数字信号应用到所述锁存器的每一个的输入；以及
接收作为所述锁存器的每一个的输出的被测装置的所述数字信号的状态。
9.按照权利要求1的方法，还包括：与所述数字信号中的过渡事件相关联地输出所述时间标记。
10.按照权利要求1的方法，其中，所述编码步骤产生多位字，所述多位字的第一范围位标识所述状态改变的时间，第二范围位标识所述状态改变的极性。
11.按照权利要求10的方法，还包括：多路分用所述多位字的传输，以降低其传输率。
12.按照权利要求11的方法，还包括：将多路分用的字以降低的传送率存储在随机存取存储器中。
13.一种用于产生被测装置的数据信号或者时钟信号的时间标记的方法，所述方法包括：
使用时间标记时钟信号来启动选通，其中，所述选通的频率大于或等于所述被测装置的至少一个数据信号或者时钟信号的频率；
将时间标记时钟应用到延迟电路，其中所述延迟电路包括一系列延迟元件；以及
提供在所述延迟元件的每一个之间的连接，以接收所述时间标记时钟信号中的多个依序延迟的脉冲拷贝，以产生所述选通；
将作为锁存器时钟信号的所述选通的每个脉冲应用到多个锁存器的对应锁存器；
将被测装置的所述数据信号或者时钟信号应用到所述锁存器的每一个的输入；
接收作为所述锁存器的每一个的输出的被测装置的所述数字信号或者时钟信号的状态；以及
通过将表示至少一个选通脉冲的时间的所述数字字添加到时钟计数，将时间标记时钟计数与所述选通脉冲的至少一个的时间相组合。
14.一种用于产生数字信号的时间标记的设备，所述设备包括：
时间标记时钟，所述时间标记时钟向采样电路提供输入，所述采样电路包括与所述时间标记时钟通信的多个渐增的选通延迟元件，其中，所述延迟元件的每一个触发对应的锁存器，所述锁存器采样被测装置的数据信号或者时钟信号；
编码器，所述编码器与所述采样电路通信，所述编码器将采样的数字信号转换为二进制字中的边缘时间数据；以及
计数器，所述计数器与所述时间标记时钟通信，其中，所述计数器向时间标记电路输出所述时间标记时钟的计数，其中，所述时间标记电路将所述计数与所述二进制字组合，以产生所述数字信号中的边缘的时间标记。
15.按照权利要求14的设备，还包括时间标记逻辑电路，所述时间标记逻辑电路与所述时间标记电路通信，其中，所述时间标记逻辑电路适于输出所述边缘的所述时间标记。
16.按照权利要求14的设备，还包括：
存储器，所述存储器与所述编码器通信，如果数字信号是数据信号，则所述存储器存储所述二进制字；
路由电路，所述路由电路与所述编码器通信，如果所述数字信号是时钟信号，则所述路由电路选择具有设置极性的二进制字，并且将所述二进制字路由到时钟总线，以用于多个通道上；
存储器地址线，所述存储器地址线与所述时钟总线通信，其中，所述存储器地址线被配置为在所述时钟总线上选择时钟时间数据，并且使用所述时钟时间数据来寻址存储在所述存储器中的数据；
第一比较电路，所述第一比较电路与所述存储器通信，用于将所述时钟时间数据与存储在所述存储器中的数据相比较；以及
第二比较电路，所述第二比较电路与所述第一比较电路通信，其中，所述第二比较电路将对应于特定的时钟时间的数据的期望值与由所述存储器中的所述二进制字表示的值相比较。
17.按照权利要求14的设备，还包括：
输入路由电路，所述输入路由电路与所述采样电路通信；以及
边缘产生器，所述边缘产生器与所述输入路由电路通信，其中，所述输入路由电路在所述输入产生器和用于输入到所述采样电路的所述时间标记时钟之间进行选择。
18.按照权利要求14的设备，其中，所述数字信号包括数据信号。
19.按照权利要求14的设备，其中，所述数字信号包括时钟信号。
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