JP3991865B2 - 物理的製造パラメータによる集積回路の識別 - Google Patents
物理的製造パラメータによる集積回路の識別 Download PDFInfo
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Description
2 入力端子
31,32,…,3n 出力端子
4 平均電気パス
51,52,…,5n フリップフロップ
61,62,…,6n 遅延素子
7 レジスタ
Claims (24)
- 集積回路チップにふくまれる物理パラメータネットワーク型の識別回路(1)において、
識別をトリガさせる信号(E)が印加される単一の入力端子(2)と、
2進識別符号(B1,B2,…,Bi−1,Bi,…,Bn−1,Bn)を提供する複数の出力端子(31,32,…,3i−1,3i,…,3n−1,3n)と、
前記入力端子を各出力端子に個別に接続して、前記集積回路の技術上の及び/又は製造プロセス上のバラツキに感応する遅延をそれぞれ導入する第1電気パス(P1,P2,…,Pi,…,Pn)と、
前記電気パスの出力における2進状態を記憶させることを同時にトリガする手段(4,51,52,…,5i,…,5n)と
を備えたことを特徴とする識別回路。 - 前記電気パスの各々(P1,P2,…,Pi,…,Pn)は、遅延素子(61,62,…,6i,…,6n)と、フリップフロップ(51,52,…,5i,…,5n)とから形成され、フリップフロップの入力端子(D)は対応する前記遅延素子の出力に接続され、該フリップフロップの出力端子(Q)は当該識別回路の出力端子(31,32,…,3i−1,3i,…,3n−1,3n)の1つを規定することを特徴とする請求項1に記載の識別回路。
- 前記トリガする手段は前記第1電気パス(P1,P2,…,Pi,…,Pn)により導入される遅延の平均値にほぼ対応する遅延(C0)を導入する第2電気パス(4)を有し、該第2電気パスは前記入力端子(2)と前記トリガする手段をトリガするトリガ端子との間に挿入されることを特徴とする請求項1又は2に記載の識別回路。
- 異なるフリップフロップ(51,52,…,5i,…,5n)のクロック入力(Ck)は全て前記トリガ端子に接続されることを特徴とする請求項2又は3に記載の識別回路。
- 前記第1電気パス(P1,P2,…,Pi,…,Pn)は、技術上のバラツキにかかわらず、同じオーダの大きさの遅延を導入するように選択されることを特徴とする請求項1から4のいずれか1項に記載の識別回路。
- 識別符号を提供する回路であって、
入力信号を受け取る単一の入力端子と、
前記入力端子に接続された第1の遅延素子と、
前記入力端子に接続された第2の遅延素子と、
前記第1の遅延素子及び前記第2の遅延素子に接続された記憶素子とを備えており、
前記記憶素子は前記第2の遅延素子から遅延した入力信号を受け取ることに応答して識別符号を記憶するものであり、前記識別符号が前記第1の遅延素子によって該記憶素子に供給されることを特徴とする回路。 - 前記第1の遅延素子が、少なくとも1つの異なる遅延値を有する複数の遅延素子を備えていることを特徴とする請求項6に記載の回路。
- 当該回路が集積回路チップ上に形成されており、前記第1の遅延素子は、該集積回路が第1の集積回路製造プロセスで形成された結果である第1の値から、当該回路が異なる集積回路製造プロセスで形成された場合の第2の値に変化する、技術上の及び/又は製造プロセス上のパラメータに感応することを特徴とする請求項6又は7に記載の回路。
- 前記識別符号が、当該回路の製造時に設定される、前記第1の遅延素子の少なくとも1つの遅延値に符号化されることを特徴とする請求項6から8のいずれか1項に記載の回路。
- 前記第1の遅延素子が、異なる遅延値を有する少なくとも2つのポリシリコン抵抗器を備えていることを特徴とする請求項6から9のいずれか1項に記載の回路。
- 前記記憶素子が、フリップフロップであることを特徴とする請求項6か ら10のいずれか1項に記載の回路。
- 前記第2の遅延素子が、前記第1の遅延素子の遅延の平均値にほぼ等しい遅延を有していることを特徴とする請求項6から11のいずれか1項に記載の回路。
- 前記記憶素子が、前記第2の遅延素子から遅延した入力信号を受け取ることに応答して識別符号を同時に記憶するフリップフロップであることを特徴とする請求項6から12のいずれか1項に記載の回路。
- 前記フリップフロップが、前記第2の遅延素子から遅延した入力信号をそのクロック入力で受け取ることに応答して識別符号を同時に記憶するDフリップフロップであり、記憶される識別符号が、遅延した入力信号を前記Dフリップフロップのクロック入力で受け取った際の、該Dフリップフロップの、前記第1の遅延素子に接続されているデータ入力の状態に基づくものであることを特徴とする請求項13に記載の回路。
- 前記識別符号が、当該回路が製造された後は変化しないことを特徴とする請求項6から14のいずれか1項に記載の回路。
- 前記識別符号が、当該回路が製造されたプロセスを識別するものであることを特徴とする請求項6から15のいずれか1項に記載の回路。
- 当該回路が、単一の入力端子を有していることを特徴とする請求項6から16のいずれか1項に記載の回路。
- 前記識別符号全体が前記記憶素子に同時に記憶されることを特徴とする請求項6から17のいずれか1項に記載の回路。
- 集積回路チップを識別する方法であって、
技術上の及び/又は製造プロセス上のバラツキの少なくとも1つに感応する遅延を有する第1の遅延素子を介して入力信号を受け取り、
第2の遅延素子を介して入力信号を受け取り、
第2の遅延素子を介する入力信号の受け取りに応答して、集積回路チップを識別し前記第1の遅延素子の遅延に基づいて定まる2進識別符号を記憶させる
ことを特徴とする方法。 - 前記2進識別符号全体を同時に記憶させることを特徴とする請求項19に記載の方法。
- 前記2進識別符号が、集積回路チップの製造時に設定される、前記第1の遅延素子の遅延値に符号化されることを特徴とする請求項19又は20に記載の方法。
- 前記第2の遅延素子が、前記第1の遅延素子の遅延の平均値にほぼ等しい遅延を有していることを特徴とする請求項19から21のいずれか1項に記載の方法。
- 前記2進識別符号が、集積回路チップが製造された後は変化しないことを特徴とする請求項19から22のいずれか1項に記載の方法。
- 前記2進識別符号が、集積回路チップが製造されたプロセスを識別するものであることを特徴とする請求項19から23のいずれか1項に記載の方法。
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