CN110795384B - 一种高效识别文件与地址数据的微处理器 - Google Patents

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Abstract

本发明涉及一种高效识别文件与地址数据的微处理器，包括反相器、文件输入模块、地址输入模块、寄存模块、验证模块、触发器、固定加法器以及寄存器，所述反相器接收数据并判断数据为文件数据或地址数据，并将文件数据或地址数据传输至文件输入模块或地址输入模块中，同时反向输出相反的数据进入地址输入模块或文件输入模块中，所述地址输入模块将接收的数据传输至固定加法器并经过固定加法器进行处理后传输至寄存器中，所述寄存器将数据输出，所述文件输入模块将接收的数据传输至寄存模块进行处理后传输至验证模块中或直接输出。该高效识别文件与地址数据的微处理器，指令简单，逻辑操作性强，能高效识别文件与地址数据。

Description

一种高效识别文件与地址数据的微处理器
技术领域
本发明属于处理器技术领域，具体涉及集成电路设计的一种高效识别文件与地址数据的微处理器。
背景技术
微处理器，是指用一片或少数几片大规模集成电路组成的中央处理器。与传统的中央处理器相比，微处理器具有体积小、重量轻和容易模块化等优点。能完成取指令、执行指令，以及与外界存储器和逻辑部件交换信息等操作，是微型计算机的运算控制部分。它可与存储器和外围电路芯片组成微型计算机。国际上的超高速巨型计算机、大型计算机等高端计算系统也都采用大量的通用高性能微处理器建造。
目前所现有的微处理器过分注重计算过程，运行不够安全且指令复杂逻辑操作性差。
发明内容
本发明的目的就在于为了解决上述问题而提供一种结构简单，设计合理的一种高效识别文件与地址数据的微处理器。
本发明通过以下技术方案来实现上述目的：
一种高效识别文件与地址数据的微处理器，包括反相器、文件输入模块、地址输入模块、寄存模块、验证模块、触发器、固定加法器以及寄存器，所述反相器接收数据并判断数据为文件数据或地址数据，并将文件数据或地址数据传输至文件输入模块或地址输入模块中，同时反向输出相反的数据进入地址输入模块或文件输入模块中，所述地址输入模块将接收的数据传输至固定加法器并经过固定加法器进行处理后传输至寄存器中，所述寄存器将数据输出，所述文件输入模块将接收的数据传输至寄存模块进行处理后传输至验证模块中或直接输出，所述验证模块对数据进行验证处理后传输状态位数据至触发器并由触发器输出。
作为本发明的进一步优化方案，所述反相器上连接有第一数据线和第二数据线，且反相器上连接有第一指令线。
作为本发明的进一步优化方案，所述验证模块与固定加法器上均连接有第二指令线。
作为本发明的进一步优化方案，所述寄存模块与寄存器上均连接有第三指令线。
作为本发明的进一步优化方案，所述第三指令线包括文件时钟线与地址时钟线，所述验证模块与文件时钟线连接，所述寄存器与地址时钟线连接。
本发明的有益效果在于：本发明运行安全，指令简单，逻辑操作性强，可以高效识别文件与地址数据，并且可以极简化的验证输入的数据相不相同，然后根据结果来改变地址的跳转。
附图说明
图1是本发明的整体结构示意图；
图2是本发明的电路图；
图3是本发明中固定加法器的电路图。
图中：1、反相器；2、文件输入模块；3、地址输入模块；4、寄存模块；5、固定加法器；6、验证模块；7、寄存器；8、触发器。
具体实施方式
下面结合附图对本申请作进一步详细描述，有必要在此指出的是，以下具体实施方式只用于对本申请进行进一步的说明，不能理解为对本申请保护范围的限制，该领域的技术人员可以根据上述申请内容对本申请作出一些非本质的改进和调整。
实施例1
如图1-3所示，一种高效识别文件与地址数据的微处理器，包括反相器1、文件输入模块2、地址输入模块3、寄存模块4、验证模块6、触发器8、固定加法器5以及寄存器7，反相器1接收数据并判断数据为文件数据或地址数据，并将文件数据或地址数据传输至文件输入模块2或地址输入模块3中，同时反向输出相反的数据进入地址输入模块3或文件输入模块2中，地址输入模块3将接收的数据传输至固定加法器5并经过固定加法器5进行处理后传输至寄存器7中，寄存器7将数据输出，文件输入模块2将接收的数据传输至寄存模块4进行处理后传输至验证模块6中或直接输出，验证模块6对数据进行验证处理后传输状态位数据至触发器8并由触发器8输出，状态位数据的值可以用于写入缓存后对下一步缓存的操作。
反相器1上连接有第一数据线和第二数据线，且反相器1上连接有第一指令线，第一指令线输入的指令为0或1；
验证模块6与固定加法器5上均连接有第二指令线，第二指令线输入的指令为0或1；
寄存模块4与寄存器7上均连接有第三指令线；
第三指令线包括文件时钟线与地址时钟线，验证模块6与文件时钟线连接，寄存器7与地址时钟线连接，文件时钟线输入的指令为0或1，地址时钟线输入的指令为0或1，当文件时钟线或地址时钟线输入为0时代表相对应的时序电路没有更新，则相对应的数据不进行保存，反之保存；
第一数据线与第二数据线传输数据XY(此处的XY类型可以为00、01、10或11)进入反相器1，反相器1同时接收第一指令线传输的指令，当第一指令线的指令为1时，数据XY被判定为文件数据并将数据直接传输至文件输入模块2中，并同时输出一个00至地址输入模块3中，文件输入模块2接收数据XY后将其传输至寄存模块4中，此时寄存模块4接收第三指令线的指令，当第三指令线的指令为1时对数据XY进行保存并直接输出，当第三指令线的指令为0时不对数据XY进行保存并直接传输至验证模块6中，同时输出00，验证模块6接收数据XY的同时接收第二指令线的指令，第二指令线的指令为0时，验证模块6对数据XY进行X与Y的对比，相同则向触发器8输出1，不相同则输出0，触发器8输出状态位数据，同时地址输入模块3接收到数据00，并将其传输至固定加法器5中，固定加法器5接收到第二指令线的指令为0时将数据00直接传输至寄存器7中，当固定加法器5接收到第二指令线的指令为1时将数据00地位加1后传输至寄存器7中，寄存器7接收到的第三指令线的指令为0时不对数据进行保存并直接输出，若指令为1时则保存后输出；
第一指令线的指令为0时，数据XY被判定为地址数据并将数据直接传输至地址输入模块3中，并同时输出一个00至文件输入模块2中，其后续的判断过程如上述过程，进行各个指令的判断即可；
如图2所示，寄存模块4包括寄存器S3和寄存器S4，文件输入单元为图中显示的U40和U39，地址输入单元为图中显示的U38和U37，图中的U18用于对比数据是否相同，U22和U24用于输出文件数据。
需要说明的是，列如100 10，数据线输入数据10，第一指令线的指令为1，就是数据10被当成文件输入，但是第三指令线的指令是0，所以文件时序电路没有更新，所以即使输入了数据也没有被保存在寄存模块4里面，再然后第二指令线的指令是0，所以使用的是文件系统的验证功能，寄存器S3和寄存器S4的数据逐位比较，验证是否相同，如果相同向触发器8发送1，如果不同就发送0，这个是属于状态位，传输出的数据用于下一个指令的进入，同时文件输出端输出的是00，但是地址时序是更新了的，因为指令第一位是1，所以地址被输入了00，寄存更新，不进行加法运算，则最终输出的形式就是00 00。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (1)

1.一种高效识别文件与地址数据的微处理器，其特征在于：包括反相器（1）、文件输入模块（2）、地址输入模块（3）、寄存模块（4）、验证模块（6）、触发器（8）、固定加法器（5）以及寄存器（7），所述反相器（1）接收数据并判断数据为文件数据或地址数据，并将文件数据或地址数据传输至文件输入模块（2）或地址输入模块（3）中，同时反向输出相反的数据进入地址输入模块（3）或文件输入模块（2）中，所述地址输入模块（3）将接收的数据传输至固定加法器（5）并经过固定加法器（5）进行处理后传输至寄存器（7）中，所述寄存器（7）将数据输出，所述文件输入模块（2）将接收的数据传输至寄存模块（4）进行处理后传输至验证模块（6）中或直接输出，所述验证模块（6）对数据进行验证处理后传输状态位数据至触发器（8）并由触发器（8）输出；
所述反相器（1）上连接有第一数据线和第二数据线，且反相器（1）上连接有第一指令线；所述验证模块（6）与固定加法器（5）上均连接有第二指令线；所述寄存模块（4）与寄存器（7）上均连接有第三指令线；所述第三指令线包括文件时钟线与地址时钟线，所述验证模块（6）与文件时钟线连接，所述寄存器（7）与地址时钟线连接，文件时钟线输入的指令为0或1，地址时钟线输入的指令为0或1，当文件时钟线或地址时钟线输入为0时代表相对应的时序电路没有更新，则相对应的数据不进行保存，反之保存；
所述第一数据线与所述第二数据线传输数据类型用XY表示，其中，XY的类型表示为00、01、10或11；所述第一数据线与所述第二数据线传输数据XY进入反相器（1），反相器（1）同时接收所述第一指令线传输的指令，当所述第一指令线的指令为1时，所述数据XY被判定为文件数据并将数据直接传输至所述文件输入模块（2）中，并同时输出一个00至所述地址输入模块（3）中，所述文件输入模块（2）接收数据XY后将其传输至所述寄存模块（4）中，所述寄存模块（4）接收所述第三指令线的指令，当所述第三指令线的指令为1时对数据XY进行保存并直接输出，当所述第三指令线的指令为0时不对数据XY进行保存并直接传输至所述验证模块（6）中，同时输出00，所述验证模块（6）接收数据XY的同时接收所述第二指令线的指令，所述第二指令线的指令为0时，所述验证模块（6）对数据XY进行X与Y的对比，相同则向所述触发器（8）输出1，不相同则输出0，所述触发器（8）输出状态位数据，同时所述地址输入模块（3）接收到数据00，并将其传输至所述固定加法器（5）中，所述固定加法器（5）接收到所述第二指令线的指令为0时将数据00直接传输至所述寄存器（7）中，当所述固定加法器（5）接收到所述第二指令线的指令为1时将数据00地位加1后传输至所述寄存器（7）中，所述寄存器（7）接收到的第三指令线的指令为0时不对数据进行保存并直接输出，若指令为1时则保存后输出；
当所述第一指令线的指令为0时，所述数据XY被判定为地址数据并将数据直接传输至所述地址输入模块（3）中，并同时输出一个00至所述文件输入模块（2）中，后续的判断过程如上述过程，进行各个指令的判断即可。
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