JP5725057B2 - インターフェースボード - Google Patents
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前記試験用アナログ信号の供給を受けて前記被試験半導体集積回路から出力されたアナ
ログ出力信号をアナログ・デジタル変換し第2デジタル信号として記憶する第2デジタル
信号記憶装置と、前記第1デジタル信号と前記第2デジタル信号とを比較演算し良否判定結果を得る演算装置とからなり、前記アナログ信号発生装置を制御するサンプリングクロックと、前記第1デジタル信号記憶装置でのアナログ・デジタル変換を制御するサンプリングクロックと、前記第2デジタル信号記憶装置でアナログ・デジタル変換を制御するサンプリングクロックと、は互いに独立して与えられる事を特徴とする。
装置に制御信号を出力する制御送信装置を備えることを特徴とする。
装置と前記インターフェースボードとは独立したクロックで動作することを特徴とする。
置をさらに備えることを特徴とする。
ーフェースボードは、ウェファー試験におけるプローブカードであることを特徴とする。
ーフェースボードは、パッケージ試験におけるフィクスチャーボードであることを特徴と
する。
以下、本実施形態にかかる半導体集積回路の試験装置の構成について図面を用いて説明する。図1は、本実施形態にかかる半導体集積回路の試験装置の構成を示すブロック図である。図1では、被試験半導体集積回路DUT_A,DUT_B,DUT_C,DUT_Dの4つを同時に接続させる場合のブロック図を例示しているが、4つという数に限定される必要はなく、1つでも5つ以上でも良い。本実施形態では、4つの場合を例示している。ここで、個別の動作ではなく、どれか一つを指す場合には、被試験半導体集積回路DUTとも記す。また、被試験半導体集積回路DUTを試験するためのプログラムとして、2種類の試験モード(試験モードA、試験モードB)を備える場合について例示しているが、これも2種類に限定する意図のものではない。
半導体集積回路の試験装置100は、デジタル試験装置3、インターフェースボード1、制御装置としてのコンピューター13、を備えている。
以下、本実施形態にかかる半導体集積回路の試験装置の動作シーケンスについて図面を用いて説明する。図3は、半導体集積回路の試験装置を駆動させるための試験パターン記述例である。図4は、図3における試験パターン記述例を補足するためのステップを示す処理フロー図の一例である。図3において、”0”、”1”で表されているものは、デジタル試験装置3からインターフェースボード1に出力される信号を意味し、”L”、”H”、”X”で表されているものは、インターフェースボード1からデジタル試験装置3に出力される信号を意味している。なお、”X”は、”H”、”L”を問わない状態を示している。また、ハードウェア構成は図1、図2を参照して説明している。
Claims (8)
- 主試験装置からの制御信号を受けて被試験半導体集積回路とアナログ信号を授受するイ
ンターフェースボードであって、
前記被試験半導体集積回路に試験用アナログ信号を出力するアナログ信号発生装置と、
前記試験用アナログ信号をアナログ・デジタル変換し第1デジタル信号として記憶する
第1デジタル信号記憶装置と、
前記試験用アナログ信号の供給を受けて前記被試験半導体集積回路から出力されたアナ
ログ出力信号をアナログ・デジタル変換し第2デジタル信号として記憶する第2デジタル
信号記憶装置と、
前記第1デジタル信号と前記第2デジタル信号とを比較演算し良否判定結果を得る演算
装置とからなり、
前記アナログ信号発生装置を制御するサンプリングクロックと、
前記第1デジタル信号記憶装置でのアナログ・デジタル変換を制御するサンプリングクロックと、
前記第2デジタル信号記憶装置でアナログ・デジタル変換を制御するサンプリングクロックと、
は互いに独立して与えられる事を特徴とするインターフェースボード。 - 主試験装置からの制御信号を受けて被試験半導体集積回路とアナログ信号を授受するインターフェースボードであって、
前記被試験半導体集積回路に試験用アナログ信号を出力するアナログ信号発生装置と、
前記試験用アナログ信号の供給を受けてアナログ処理回路から出力された第1アナログ出力信号をアナログ・デジタル変換し第1デジタル信号として記憶する第1デジタル信号記憶装置と、
前記試験用アナログ信号の供給を受けて前記被試験半導体集積回路から出力された第2アナログ出力信号をアナログ・デジタル変換し第2デジタル信号として記憶する第2デジタル信号記憶装置と、
前記第1デジタル信号と前記第2デジタル信号とを比較演算し良否判定結果を得る演算装置とからなり、
前記アナログ信号発生装置を制御するサンプリングクロックと、
前記第1デジタル信号記憶装置でのアナログ・デジタル変換を制御するサンプリングクロックと、
前記第2デジタル信号記憶装置でアナログ・デジタル変換を制御するサンプリングクロックと、
は互いに独立して与えられる事を特徴とするインターフェースボード。 - 前記主試験装置から制御信号を受ける制御受信装置と、前記主試験装置に制御信号を出力する制御送信装置を備えることを特徴とする請求項1または2に記載のインターフェースボード。
- 前記主試験装置とは独立したクロックで動作することを特徴とする請求項1〜3のいずれか一項に記載のインターフェースボード。
- 前記良否判定結果を記憶し、前記主試験装置に出力する良否記憶装置をさらに備えることを特徴とする請求項1〜4のいずれか一項に記載のインターフェースボード。
- ウェファー試験におけるプローブカードであることを特徴とする請求項1〜5のいずれか一項に記載のインターフェースボード。
- パッケージ試験におけるフィクスチャーボードであることを特徴とする請求項1〜5のいずれか一項に記載のインターフェースボード。
- 前記第1デジタル信号記憶装置はデジタルシグナルプロセッサー(DSP)と、前記DSPで処理された信号を記憶する第1信号記憶部を備え、
前記第2デジタル信号記憶装置は、各々の前記第2デジタル信号記憶装置に対応してDSPと、前記DSPで処理された信号を記憶する第2信号記憶部を備えることを特徴とする請求項1〜7のいずれか一項に記載のインターフェースボード。
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2013
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Publication number | Priority date | Publication date | Assignee | Title |
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