JP5212190B2 - 半導体集積回路の試験装置及び半導体集積回路の試験方法 - Google Patents

Description

本発明は、半導体集積回路の試験装置及び半導体集積回路の試験方法に関する。

半導体集積回路として、デジタル入出力に加え、アナログ入出力を備えた半導体集積回路が広く用いられている。このような半導体集積回路の試験は、アナログ試験機能を有した試験装置を用いて行うことが一般的であり、たとえば特許文献１にその具体例が開示されている。

アナログ試験機能を備えた試験装置は、半導体集積回路にアナログ信号を入力すべくアナログ信号を発生するアナログ信号発生装置と、半導体集積回路からのアナログ信号を受けて記憶するためのデジタイザーを備えているのが一般的である。ここで、アナログ入出力を備えた半導体集積回路のアナログ動作は、半導体集積回路毎に異なる構成を備えており、アナログ・デジタル混載試験装置のアナログ入出力部もこのような構成に対して適応させていくことが必要となる。

特開平３−１４４３８３号公報

しかしながら、デジタル試験機能に加え、アナログ試験機能を備えたアナログ・デジタル混載試験装置は、アナログ信号を扱う装置を別途備える必要があるため、通常のデジタルテスターより高価である。

そのため、近年では、アナログ試験信号とデジタル試験信号を、それぞれ試験モジュール化することで、被試験半導体装置のアナログ信号、デジタル信号にあわせてある程度最適に組み合わせる方法も用いられているが、商品の製品寿命が短く出荷数量も少ない場合には、一つのアナログ・デジタル混載試験装置で何品種も試験しなければならず、品種ごとに試験モジュールの組み換えを行うことは、試験モジュールの価格および組み替えのオーバーヘッド時間からも現実的でない。

また、半導体集積回路内のアナログ信号処理回路のアナログ特性を試験するための機能としては、半導体集積回路へのアナログ入力信号波形と半導体集積回路からのアナログ出力波形を解析して、入力に対する出力の利得、入力波形に対する出力波形の位相差、ＦＦＴ（高速フーリエ変換）演算による波形のスペクトラム解析からのＳＮＲ（ＳＮ比：信号対雑音比）、ＳＦＤＲ（スプリアス・フリー・ダイナミック・レンジ）、ＳＩＮＡＤ（信号対雑音＋歪み比）、ＴＨＤ（全高調波歪み）等をアナログ回路の目的に応じて判定する必要がある。

この場合、アナログ・デジタル混載試験装置とＤＵＴ（デバイス・アンダー・テスト）との伝送路を短くすることが必要であるが、アナログ・デジタル混載試験装置や、プローバー等は通常大きな筐体を有しており、ＤＵＴとの間の伝送路を短縮することは困難である。伝送路が長い場合、たとえば１ＧＨｚ近傍の波長では、伝送路の波長短縮率を考慮すれば、２０ｃｍ程度で１周期分位相回転が起こる。また、μＡオーダーの電流等、微小信号を扱う場合、伝送路は容量性負荷となり、この容量を充電するための検出時間が長くなり、ＴＡＴが増大する。また、伝送路を介して雑音が乗るため、精密な試験が困難となる課題がある。

加えて、試験モジュールの価格は高価であり、アナログ・デジタル混載試験装置の価格は、通常のデジタル試験装置に比べ、多大な設備投資を必要とする。また、近年では被試験半導体装置の進化はきわめて短期間のうちに行われるようになってきている。そのため、設備投資を回収した程度のタイミングで試験モジュールの改定が必要となる場合もあり、コスト的に優位となるアナログ処理とデジタル処理とを混載した半導体集積回路の試験装置を低価格で開発・改造するための技術が求められている。

本発明は、上述の課題を解決するためになされたものであり以下の形態または適用例として実現することが可能である。

［適用例１］本適用例にかかるアナログ処理機能を備えた被試験半導体集積回路を試験する半導体集積回路の試験装置であって、主試験装置と、前記主試験装置からの制御信号を受けて前記被試験半導体集積回路とアナログ信号を授受するインターフェースボードと、を備え、前記インターフェースボードは、前記被試験半導体集積回路に試験用アナログ信号を出力するアナログ信号発生装置と、前記試験用アナログ信号をアナログ・デジタル変換し第１デジタル信号として記憶する第１デジタル信号記憶装置と、前記試験用アナログ信号の供給を受けて前記被試験半導体集積回路から出力されたアナログ出力信号をアナログ・デジタル変換し第２デジタル信号として記憶する第２デジタル信号記憶装置と、前記第１デジタル信号と前記第２デジタル信号とを比較演算し良否判定結果を得る演算装置とからなる事を特徴とする。

これによれば、デジタル処理を主とする主試験装置と、アナログ処理を主とするインターフェースボードとを一つのアナログ・デジタル混載試験装置として扱うことが可能となる。インターフェースボードの仕様変更は、アナログ・デジタル混載試験装置の仕様変更と比べ容易であるため、多岐にわたる半導体集積回路のアナログ処理回路の試験をより容易に行うことができる。

加えて、インターフェースボードは、主試験装置と比べ、被試験半導体集積回路に近い位置に配置されている。そのため、伝送路により生じる高周波域での位相回転による遅れや、微小電圧・電流試験の試験時間の増大化や、伝送路からの雑音侵入を抑制することが可能となる。

また、インターフェースボードの開発・改良は、通例アナログ・デジタル混載試験装置の開発・改良と比べ低コストでの開発・改良が可能であり、コスト競争力を高く保つことが可能となる。

なお、主試験装置は一部にアナログ試験機能を備えたものを用いても良く、この場合には、アナログ試験の一部をこのアナログ試験機能を用いて良否判定の一要素としても良い。この場合には、インターフェースボードの開発・改良負荷を低減することが可能となる。

［適用例２］上記した適用例にかかる半導体集積回路の試験装置であって、前記インターフェースボードは、前記主試験装置から制御信号を受ける制御受信装置と、前記主試験装置に制御信号を出力する制御送信装置を備えることを特徴とする。

上記した適用例によれば、主試験装置からの制御信号はインターフェースボードに伝達される。そのため、主試験装置のプログラムを変更することで、インターフェースボードの制御を行うことが可能となり、プログラムを一元管理することが可能となる。

また、インターフェースボードからの割り込み信号を主試験装置に出力することが可能となる。そのため、インターフェースボードでの処理進行状態に合わせて制御を行うことが可能となり、待ち時間等の短縮が可能となる。

［適用例３］上記した適用例にかかる半導体集積回路の試験装置であって、前記主試験装置と前記インターフェースボードとは独立したクロックで動作することを特徴とする。

上記した適用例によれば、主試験装置とインターフェースボードとのクロックが独立に設定されていることから、インターフェースボードの開発・改造を、デジタル試験装置と独立して行うことができるため、容易にインターフェースボードの改良を行うことが可能となる。

［適用例４］上記した適用例にかかる半導体集積回路の試験装置であって、前記インターフェースボードは、前記良否判定結果を記憶し、前記主試験装置に出力する良否記憶装置をさらに備えることを特徴とする。

上記した適用例によれば、主試験装置とインターフェースボードとの同期を取ることなく良否判定結果をインターフェースボードから主試験装置に伝達できるため、主試験装置の動作プログラムを容易に作成することが可能となる。

［適用例５］上記した適用例にかかる半導体集積回路の試験装置であって、前記インターフェースボードは、ウェファー試験におけるプローブカードであることを特徴とする。

上記した適用例によれば、ウェハー状態で最も近くにある基板でアナログ処理を行うことが可能となり、伝送路により生じる高周波域での位相回転による遅れや、微小電圧・電流試験の試験時間の増大化や、伝送路からの雑音侵入を抑制することが可能となる。

［適用例６］上記した適用例にかかる半導体集積回路の試験装置であって、前記インターフェースボードは、パッケージ試験におけるフィクスチャーボードであることを特徴とする。

上記した適用例によれば、パッケージ化された状態で最も近くにある基板でアナログ処理を行うことが可能となり、伝送路により生じる高周波域での位相回転による遅れや、微小電圧・電流試験の試験時間の増大化や、伝送路からの雑音侵入を抑制することが可能となる。

［適用例７］上記した適用例にかかる半導体集積回路の試験装置であって、前記第１デジタル信号記憶装置が前記試験用アナログ信号を記憶する動作と、前記第２デジタル信号記憶装置が前記アナログ出力信号を記憶する動作と、の両動作を終えた状態を示す信号を前記主試験装置に出力するＢＵＳＹ信号Ａ線と、良否判定が終了したことを前記主試験装置に出力するＢＵＳＹ信号Ｂ線と、を備えることを特徴とする。

上記した適用例によれば、２つのＢＵＳＹ信号である、ＢＵＳＹ信号ＡとＢＵＳＹ信号Ｂをインターフェースボードから主試験装置に返している。ＢＵＳＹ信号Ａはアナログ処理のステータスを示しており、ＢＵＳＹ信号Ｂは、デジタル処理のステータスを示している。このようにアナログ処理とデジタル処理のステータスを分けて処理することで、アナログ信号を取得した後、デジタル信号の処理を待たずに主試験装置を動作させることが可能となり、インターフェースボードと主試験装置を同時に作動させることができる。

そのため、試験時間の短縮を行うことが可能となる。また、ＢＵＳＹ信号Ｂ線を介してインターフェースボードでの処理終了を受けることができるため、インターフェースボードと主試験装置の遅い方の終了信号を、主試験装置は得ることができるため、無駄なタイムラグを生じることなく試験可能な半導体集積回路の試験装置を提供することが可能となる。また、無駄なタイムラグをなくすことで、試験時間を短縮することが可能となり、一つあたりにかかる検査コストを下げることが可能となる。

［適用例８］上記した適用例にかかる半導体集積回路の試験装置であって、前記アナログ信号発生装置と前記第１デジタル信号記憶装置との間に、前記被試験半導体集積回路の良品と等価な動作を行うアナログ処理回路を備えることを特徴とする。

上記した適用例によれば、被試験半導体集積回路が変調等の、入力信号と異なる処理を受けた場合に、直接比較し得る信号を参照して被試験半導体集積回路の試験を行うことが可能となる。直接信号の比較を行うことで、より精密な波形や周波数分布の比較を行うことが可能となる。さらに、この場合、被試験半導体集積回路の良品と等価な動作を行う装置を通常のアナログ・デジタル混載試験装置内に納めることはきわめて困難であり、かつ多大なコストを必要とするのに対し、容易かつ低コストで良否判定を行うことが可能となる。

［適用例９］上記した適用例にかかる半導体集積回路の試験装置であって、前記アナログ処理回路は前記第１デジタル信号と、前記第２デジタル信号との位相差を前記インターフェースボード内で調整し得る位相調整回路であることを特徴とする。

上記した適用例によれば、被試験半導体集積回路の種類毎に若干の遅延特性を有するアナログ信号を扱う場合、第１デジタル信号と、第２デジタル信号の間にある遅延特性を局所的な設定を行うことで修正できる。第１デジタル信号と、第２デジタル信号との間にある遅延時間の再設定は、インターフェースボード内で修正することで、主試験装置のプログラムを変えずに良否判定を行うことができる。また、被試験半導体集積回路を駆動するバッファー回路と均質なバッファー回路を通しているため、第１デジタル信号と、第２デジタル信号とを比較する場合、バッファー回路から受ける歪や雑音の値を揃えられているため、容易に歪や雑音の影響を補正することが可能となる。

［適用例１０］上記した適用例にかかる半導体集積回路の試験装置であって、前記被試験半導体集積回路は、前記アナログ信号発生装置に含まれる前記バッファー回路と、リレーを集積したリレーユニットを介して電気的に接続されることを特徴とする。

上記した適用例によれば、各被試験半導体集積回路は独立したバッファー回路を有している。そのため、隣接する被試験半導体集積回路等の寄生容量等の影響を遮蔽することが可能となる。また、リレーを介してバッファー回路をつなげているので、被試験半導体集積回路を切り替える場合等に発生するおそれがあるサージ電圧等の影響を避けて試験を行うことが可能となる。また、このリレーユニットを主試験装置からの割り込み要求により制御することで、主試験装置によるＤＣ試験等のアナログ試験が実施可能となる。

［適用例１１］上記した適用例にかかる半導体集積回路の試験装置であって、前記第１デジタル信号記憶装置はデジタルシグナルプロセッサー（ＤＳＰ）と、前記ＤＳＰで処理された信号を記憶する第１信号記憶部を備え、前記第２デジタル信号記憶装置は、各々の前記第２デジタル信号記憶装置に対応してＤＳＰと、前記ＤＳＰで処理された信号を記憶する第２信号記憶部を備えることを特徴とする。

上記した適用例によれば、各被試験半導体集積回路が出力したアナログ出力信号を、容易に処理可能なよう信号処理を行っておくことが可能となり、デジタル演算装置に掛かる負荷が低減し、高速処理を行うことが可能となる。

［適用例１２］上記した適用例にかかる半導体集積回路の試験装置であって、前記アナログ信号発生装置を制御するサンプリングクロックと、前記第１デジタル信号記憶装置でのアナログ・デジタル変換を制御するサンプリングクロックと、前記第２デジタル信号記憶装置でアナログ・デジタル変換を制御するサンプリングクロックと、は互いに独立して与えられることを特徴とする。

上記した適用例によれば、第１アナログ信号と、第２アナログ信号の帯域が変わる場合等、個々の信号のサンプリングに必要なクロックを与えることで不要なサンプリングを抑え、少ないメモリー容量でアナログ信号を記憶することができる。典型的な例として、８０ＭＨｚ程度の高周波を高々２０ＫＨｚの信号で変調する場合、アナログ信号発生装置と第１デジタル信号記憶装置は２０ＫＨｚに対応しうるサンプリングタイミングを用い、第２デジタル信号記憶装置のみに８０ＭＨｚに対応するサンプリングタイミングを用いることが可能となり、必要十分なサンプリングタイミングで信号処理を行うことが可能となる。

［適用例１３］本適用例にかかる半導体集積回路の試験方法は、アナログ処理機能を備えた被試験半導体集積回路を試験する主試験装置とインターフェースボードによる半導体集積回路の試験方法であって、ステップＡとして、前記インターフェースボードが主試験装置から制御信号を受けるステップ、ステップＢとして、前記インターフェースボードが有するアナログ信号発生装置から前記被試験半導体集積回路に試験用アナログ信号を供給し且つ前記インターフェースボード内にて前記試験用アナログ信号をアナログ・デジタル変換し第１デジタル信号として記憶するステップ、ステップＣとして、前記試験用アナログ信号の供給を受けて前記被試験半導体集積回路から出力されたアナログ信号を前記インターフェースボード内にてアナログ・デジタル変換し第２デジタル信号として記憶するステップ、ステップＤとして、前記第１デジタル信号と前記第２デジタル信号とを前記インターフェースボード内にて比較演算し良否判定を行うステップ、ステップＥとして、前記良否判定結果を前記主試験装置に出力するステップ、からなる事を特徴とする。

これによれば、主試験装置にインターフェースボードが行っている試験状況が送られる。第１デジタル信号の蓄積と第２デジタル信号の蓄積が共に終わったことを、主試験装置に出力することで、被試験半導体集積回路は電気的に開放されたことを主試験装置が検知することができる。そのため、主試験装置による被試験半導体集積回路の試験と、インターフェースボードでのデジタル演算装置による演算とを同時並行して行うことができ、試験に必要となる時間を短縮することが可能となる。

［適用例１４］上記した適用例にかかる半導体集積回路の試験方法であって、前記ステップＡの前に、ステップＦとして、前記主試験装置から前記インターフェースボードにリセット信号を出力し、前記リセット信号を受けて、前記インターフェースボードにおける記憶内容の、少なくとも一部をリセットするステップを備えることを特徴とする。

上記した適用例によれば、試験開始前に、インターフェースボードにおける記憶内容の少なくとも一部をリセットしてから試験を行うため、履歴に左右されずに試験を行うことが可能となる。

［適用例１５］上記した適用例にかかる半導体集積回路の試験方法であって、前記ステップＦと前記ステップＡとの間に、ステップＧとして、前記主試験装置からリレーユニットにリレー制御信号を出力し、前記リレーユニットを閉じ、前記被試験半導体集積回路と前記インターフェースボードとを電気的に接続させるステップと、を備えることを特徴とする。

上記した適用例によれば、主試験装置からの信号を受けたインターフェースボードが情報処理を終え、電気的に安定した状態でリレーユニットが閉じられるため、被試験半導体集積回路に電気的な損傷を与えることなく試験を行うことが可能となる。

［適用例１６］上記した適用例にかかる半導体集積回路の試験方法であって、前記ステップＦと前記ステップＧとの間に、ステップＨとして、前記主試験装置から前記インターフェースボードに試験モード選択信号を出力し、前記インターフェースボードでの試験条件を選択するステップと、をさらに含むことを特徴とする。

上記した適用例によれば、主試験装置によって直接制御装置が備える試験パラメーターセットを呼び出すことができる。そのため、主試験装置による試験パラメーターセットの一元管理が可能となり、試験条件の設定をより効率的に行うことが可能となる。

［適用例１７］上記した適用例にかかる半導体集積回路の試験方法であって、前記主試験装置から出力された制御信号に従い、前記インターフェースボードでアナログ信号をデジタル化し、アナログ信号に対応させたデジタル信号を前記主試験装置に対して返すことで、前記主試験装置にアナログ試験機能を付与することを特徴とする。

上記した適用例によれば、汎用性が低いアナログ処理機能の試験機能を、容易に対応可能なインターフェースボードに与え、アナログ処理を司るインターフェースボードとデジタル試験装置とをリンクさせた測定系として用いることで、デジタル試験装置を用いてアナログ処理機能を備える半導体集積回路を短いセットアップ時間で試験することが可能となる。また、セットアップ時間を短縮することで、一つあたりの検査に用いる減価償却に伴うコストの低減が可能となる。

本実施形態にかかる半導体集積回路の試験装置の構成を示すブロック図。 デジタル試験装置とインターフェースボードとの間の通信部分を説明するためのブロック図。 半導体集積回路の試験装置を駆動させるための試験パターン記述例である。 図３における試験パターン記述例を補足するためのステップを示す処理フロー図の一例である。 分岐部の枝にバッファー回路を与えた場合の構成を示す部分配線図。 デジタル試験装置が備えるＤＣ試験機能を用いる場合の部分配線図。

以下、本発明を具体化した各実施形態を図面に基づいて説明する。

（第１の実施形態：半導体集積回路の試験装置の構成）
以下、本実施形態にかかる半導体集積回路の試験装置の構成について図面を用いて説明する。図１は、本実施形態にかかる半導体集積回路の試験装置の構成を示すブロック図である。図１では、被試験半導体集積回路ＤＵＴ＿Ａ，ＤＵＴ＿Ｂ，ＤＵＴ＿Ｃ，ＤＵＴ＿Ｄの４つを同時に接続させる場合のブロック図を例示しているが、４つという数に限定される必要はなく、１つでも５つ以上でも良い。本実施形態では、４つの場合を例示している。ここで、個別の動作ではなく、どれか一つを指す場合には、被試験半導体集積回路ＤＵＴとも記す。また、被試験半導体集積回路ＤＵＴを試験するためのプログラムとして、２種類の試験モード（試験モードＡ、試験モードＢ）を備える場合について例示しているが、これも２種類に限定する意図のものではない。

図２は、主試験装置としてのデジタル試験装置とインターフェースボードとの間の通信部分を説明するためのブロック図である。ここでは、主試験装置としてデジタル試験装置を用いた場合について説明しているが、これは、デジタル・アナログ混載試験装置を用いても良く、この場合後述するインターフェースボードの開発・改造にかかる負荷を低減することが可能となる。
半導体集積回路の試験装置１００は、デジタル試験装置３、インターフェースボード１、制御装置としてのコンピューター１３、を備えている。

デジタル試験装置３は、デジタル入力線４Ａ，４Ｂ，４Ｃ，４Ｄ、デジタル出力線５Ａ，５Ｂ，５Ｃ，５Ｄ，デジタル入出力バス６Ａ，６Ｂ，６Ｃ，６Ｄ、アナログ入力信号線７Ａ，７Ｂ，７Ｃ，７Ｄ、アナログ出力信号線８Ａ，８Ｂ，８Ｃ，８Ｄ、リレーユニット駆動線１６、リセット線５１、試験開始線５２、試験モードＡ線５３、試験モードＢ線５４、を備えており、これらの線は、インターフェースボード１に設けられた中継部１０を介してデジタル試験装置３と接続されている。

インターフェースボード１は、アナログ信号発生装置６５、第１デジタル信号記憶装置としてのデジタイザー２５Ｒ、第２デジタル信号記憶装置としてのデジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ、アナログ処理回路３０、リレーを集積したリレーユニット１５、論理制御回路７０、ＢＵＳＹ信号Ａ線５５、ＢＵＳＹ信号Ｂ線５６、ＤＵＴ＿Ａ試験結果信号線５７、ＤＵＴ＿Ｂ試験結果信号線５８、ＤＵＴ＿Ｃ試験結果信号線５９、ＤＵＴ＿Ｄ試験結果信号線６０、バス線２６、制御受信装置７１、制御送信装置７２、良否記憶装置４６、中継部１０を備えている。

ここで、インターフェースボード１は、被試験半導体集積回路ＤＵＴがウェハー状態の場合にはプローブカードの構成を取り、パッケージ状態の場合には、フィクスチャーボードの構成を取る。ここでプローブカードとは、被試験半導体集積回路ＤＵＴのボンディングパッドに探針を当て、被試験半導体集積回路ＤＵＴの動作状況を検出するための、探針付きのボード状のものを指し、被試験半導体集積回路ＤＵＴの電極と、デジタル試験装置３と接続するコネクターのような役割も有している。そしてフィクスチャーボードとは、パッケージ化された被試験半導体集積回路ＤＵＴの電極配列に対応した電極を接触させ、被試験半導体集積回路ＤＵＴの動作状況を検出するためのパッケージ状のものを指し、被試験半導体集積回路ＤＵＴの電極と、デジタル試験装置３と接続するコネクターのような役割も有している。デジタル試験装置３は、デジタル試験装置３が発生するメインクロックに従い同期が取られている。そして、インターフェースボード１は、デジタル試験装置３と独立したサブクロックにより同期が取られている。

デジタル試験装置３は、デジタル試験の実行と共に、試験に関するシーケンスを制御している。デジタル入力線４Ａ，４Ｂ，４Ｃ，４Ｄ、は、被試験半導体集積回路ＤＵＴ＿Ａ，ＤＵＴ＿Ｂ，ＤＵＴ＿Ｃ，ＤＵＴ＿Ｄに対して、試験用のデジタル信号を伝達する機能を有している。そして、デジタル出力線５Ａ，５Ｂ，５Ｃ，５Ｄ、は、被試験半導体集積回路ＤＵＴ＿Ａ，ＤＵＴ＿Ｂ，ＤＵＴ＿Ｃ，ＤＵＴ＿Ｄから、試験用のデジタル信号を受ける機能を有している。そして、デジタル入出力バス６Ａ，６Ｂ，６Ｃ，６Ｄは、被試験半導体集積回路ＤＵＴ＿Ａ，ＤＵＴ＿Ｂ，ＤＵＴ＿Ｃ，ＤＵＴ＿Ｄとデジタル試験装置３との間で、デジタル入力線４Ａ，４Ｂ，４Ｃ，４Ｄ、デジタル出力線５Ａ，５Ｂ，５Ｃ，５Ｄを通じて同期を取り、被試験半導体集積回路ＤＵＴ＿Ａ，ＤＵＴ＿Ｂ，ＤＵＴ＿Ｃ，ＤＵＴ＿Ｄのデジタル部分の試験を行うべく、多量の信号を授受させている。前述したように、デジタル入力線４Ａ，４Ｂ，４Ｃ，４Ｄ、デジタル出力線５Ａ，５Ｂ，５Ｃ，５Ｄ、デジタル入出力バス６Ａ，６Ｂ，６Ｃ，６Ｄは、インターフェースボード１が備える中継部１０を経由してデジタル試験装置３と接続されている。なお、デジタル試験装置３が、アナログ試験装置を内蔵している場合には、このアナログ試験装置を併用して被試験半導体集積回路ＤＵＴを試験しても良く、この場合には、インターフェースボード１が備えるアナログ処理部分の構成要素を削減することが可能となる。

インターフェースボード１は、デジタル試験装置３により制御され、主にアナログ試験を行う。インターフェースボード１が備える制御受信装置７１は、デジタル試験装置３からの制御信号を受信する。具体的には、リセット線５１、試験開始線５２、試験モードＡ線５３、試験モードＢ線５４に関する制御信号を受信している。

制御送信装置７２は、インターフェースボード１からデジタル試験装置３にステータス信号を返している。具体的には、ＢＵＳＹ信号Ａ線５５、ＢＵＳＹ信号Ｂ線５６を介してデジタル試験装置３にインターフェースボード１からステータス信号を返している。

アナログ信号発生装置６５は、波形メモリー３４、基準電圧発生装置３５、デジタル・アナログ（ＤＡ）変換器３３、ローパスフィルター（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）３２、バッファー回路３１ＩＮ，３１Ｒを備えている。

波形メモリー３４は、被試験半導体集積回路ＤＵＴに加える入力信号と対応する波形データを記憶している。そして、波形メモリー３４の波形データは、論理制御回路７０中にある、試験プログラムメモリー４３から受けている。ＤＡ変換器３３は、波形メモリー３４の波形データを受けてデジタル・アナログ変換を行う。基準電圧発生装置３５は、ＤＡ変換器３３の一ビットあたりの電圧を規定している。換言すれば、波形の形状がＤＡ変換器３３から提供され、波形の大きさが基準電圧発生装置３５から提供される。ＬＰＦ３２は、ＤＡ変換器３３の量子化ノイズ等を取り除くべく、ＤＡ変換器３３が信号として出力する周波数帯を通過させ、それを超えた周波数の信号を遮断している。

バッファー回路３１ＩＮは、被試験半導体集積回路ＤＵＴの入力容量や、インピーダンス等の影響を、ＬＰＦ３２と分離するために備えられている。バッファー回路３１Ｒは、アナログ処理回路３０の入力容量や、インピーダンス等の影響を、ＬＰＦ３２と分離するために備えられている。また、バッファー回路３１ＩＮとバッファー回路３１Ｒとの特性は、互いに揃えられていることが好適である。この場合、バッファー回路３１ＩＮとバッファー回路３１Ｒで生じる歪や雑音が揃えられる。そのため、被試験半導体集積回路ＤＵＴの良否判断を行う場合に、歪や雑音が揃えられることでその影響を排斥することが可能となり、より高い精度を持って良否判断を行うことが可能となる。

アナログ処理回路３０は、ダウンコンバート、アッパーコンバート、ＩＶ変換回路、増幅回路、フィルター回路、ミキサー、整流回路等、被試験半導体集積回路ＤＵＴに合わせて構成されている。アナログ処理回路３０としては、被試験半導体集積回路ＤＵＴの良品と等価な回路、または被試験半導体集積回路ＤＵＴの良品そのものを用いることが好適で、この場合、より精密にかつ容易に試験を行うことが可能となる。なお、その場合、特に高周波域の信号を扱う場合には、信号がベースバンド信号を含む複数の信号に分離される場合がある。その場合には、複数の信号に対処できるよう、複数の信号処理系を備えることが好適となる。図１では、一つの入力信号に対して一つの出力が得られる系について記載している。ここで、被試験半導体集積回路ＤＵＴや、被試験半導体集積回路ＤＵＴの良品と等価な回路が複数の入出力に対して対応している場合には、各々の端子数を増加させることが好適となる。

また、被試験半導体集積回路ＤＵＴの入力波形と出力波形とがほぼ相似形である場合には、アナログ処理回路３０として、位相調整回路を用いることができる。位相調整回路を用いた場合には、インターフェースボード１上で、トリマー抵抗や、ディップスイッチ等を用いて遅延量が調整できるよう構成されていることが望ましい。この場合、位相調整を、プログラム等を用いて変更する場合と比べ、敏速に調整することが可能となる。また、プログラム中に組み込んで位相調整を行うことも可能であり、この場合、位相調整を多数のパターンに対応させることが可能となる。

また、アナログ処理回路３０は、特に位相調整回路として用いる場合、バッファー回路３１ＩＮによる遅延と、被試験半導体集積回路ＤＵＴによる遅延と、を合わせた遅延量が、バッファー回路３１Ｒの遅延と対応させて、良否判定に与える影響が小さい場合には、省略可能である。また、ＬＰＦ３２が備える負荷駆動能力が十分高く、アナログ信号の乱れが良否判定に与える影響が小さい場合には、バッファー回路３１ＩＮとバッファー回路３１Ｒは省略可能である。また、ＤＡ変換器３３のサンプリング間隔が、ＤＡ変換器３３が信号として出力する周波数帯と比べて十分短い場合には、ＬＰＦ３２は省略可能である。この場合、ＤＡ変換器３３が備える負荷駆動能力が十分高く、場合には、ＬＰＦ３２に加え、バッファー回路３１ＩＮとバッファー回路３１Ｒも省略可能である。

図５は、図１に示す分岐部７５の枝にバッファー回路を与えた場合の構成を示す部分配線図である。このように、被試験半導体集積回路ＤＵＴ毎にバッファー回路７６Ａ，７６Ｂ，７６Ｃ，７６Ｄを与える構成も好適であり、被試験半導体集積回路ＤＵＴ同士の入力容量やインダクタンス等の影響を切り離して試験することが可能となる。

デジタイザー２５Ｒは、バッファー回路２０Ｒ、アナログ・デジタル（ＡＤ）変換器２１Ｒ、記憶装置２２Ｒ、デジタル・シグナル・プロセッサー（ＤＳＰ）装置２３Ｒ、記憶装置２４Ｒを備えている。そして、アナログ信号発生装置６５が備える、バッファー回路３１Ｒからの信号を、アナログ処理回路３０を介してバッファー回路２０Ｒで受けている。

バッファー回路２０Ｒは、アナログ処理回路３０の出力容量や、インピーダンス等の影響を、ＡＤ変換器２１Ｒと分離するために備えられている。ＡＤ変換器２１Ｒは、アナログ処理回路３０から受けた信号をＡＤ変換し、デジタル的に記憶可能な量へと変換する機能を有している。記憶装置２２Ｒは、ＡＤ変換器２１Ｒにより変換されたデジタル信号を記憶する機能を有している。ＤＳＰ装置２３Ｒは、記憶装置２２Ｒが記憶したデジタル信号を、容易に比較できるよう前処理を行う機能を有している。記憶装置２４Ｒは、ＤＳＰ装置２３Ｒにより前処理を行った信号を記憶し、バス線２６を経由してデジタル演算装置４４に出力する機能を有している。

デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは、それぞれ同様な構成を備えているので、デジタイザー２５Ａについてのみ詳細に説明する。デジタイザー２５Ａは、バッファー回路２０Ａ、ＡＤ変換器２１Ａ、記憶装置２２Ａ、ＤＳＰ装置２３Ａ、記憶装置２４Ａを備えている。

バッファー回路２０Ａは、被試験半導体集積回路ＤＵＴ＿Ａの出力容量や、インピーダンス等の影響を、ＡＤ変換器２１Ａと分離するために備えられている。ＡＤ変換器２１Ａは、被試験半導体集積回路ＤＵＴ＿Ａから受けた信号をＡＤ変換し、デジタル的に記憶可能な量へと変換する機能を有している。記憶装置２２Ａは、ＡＤ変換器２１Ａにより変換されたデジタル信号を記憶する機能を有している。ＤＳＰ装置２３Ａは、記憶装置２２Ａが記憶したデジタル信号を、容易に比較できるよう前処理を行う機能を有している。

記憶装置２４Ａは、ＤＳＰ装置２３Ａにより前処理を行った信号を記憶し、バス線２６を経由してデジタル演算装置４４に出力する機能を有している。ここで、被試験半導体集積回路ＤＵＴの負荷駆動能力が、たとえば直接ＡＤ変換器２１Ａを駆動しても、波形変形量が良否判定に与える影響が小さく、かつバッファー回路２０Ｒの前段における駆動能力が高く、直接ＡＤ変換器２１Ｒを駆動しても、波形変形量が良否判定に与える影響が小さい場合には、バッファー回路２０Ｒと、バッファー回路２０Ａ，Ｂ，Ｃ，Ｄを省略することが可能である。

また、バッファー回路２０Ａとバッファー回路２０Ｒとの特性は、互いに揃えられていることが好適である。この場合、バッファー回路２０Ａとバッファー回路２０Ｒで生じる歪や雑音が揃えられる。そのため、被試験半導体集積回路ＤＵＴの良否判断を行う場合に、歪や雑音が揃えられることでその影響を排斥することが可能となり、より高い精度を持って良否判断を行うことが可能となる。

また、被試験半導体集積回路ＤＵＴのアナログ量試験に要する時間と比べ、デジタル信号処理に要する時間が短く、デジタル信号処理に要する時間が延びても試験時間に与える影響が小さい場合や、デジタル試験装置３での処理時間と比べ、デジタル信号処理に要する時間が短い場合等では、デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄが備えるＤＳＰ装置２３Ａ，２３Ｂ，２３Ｃ，２３Ｄと、記憶装置２４Ａ，２４Ｂ，２４Ｃ，２４Ｄは省略可能である。

リレーユニット１５は、インターフェースボード１に備えられている。リレーユニット１５を構成するリレーの開閉は、デジタル試験装置３から与えられるリレーユニット駆動線１６の信号により制御される。

また、リレーユニット１５は、図６に示すように、デジタル試験装置３が備えるＤＣ試験機能を用いる場合、デジタル試験装置３の割り込みにより制御を行い、リレーユニット１５の切り替えを行い、デジタル試験装置３により試験を行うようにしても良い。

コンピューター１３は、データバス１２、データ要求出力線１４が備えられている。コンピューター１３は、データ要求出力線１４を経由して、デジタル試験装置３からの命令を受けて、インターフェースボード１に波形メモリー３４や、基準電圧発生装置３５の電圧の設定を、データバス１２を介して行っている。

論理制御回路７０は、サンプリングクロックＡ発生装置４０、サンプリングクロックＲ発生装置４１、サンプリングクロックＳ発生装置４２、試験プログラムメモリー４３、デジタル演算装置４４、カウンター４５、良否記憶装置４６、判定規格メモリー４７を備えている。サンプリングクロックＡ発生装置４０は、インターフェースボード１を制御しているサブクロックをもとにして、アナログ信号発生装置６５へ与えるサンプリングクロックを発生させている。サンプリングクロックＲ発生装置４１は、インターフェースボード１を制御しているサブクロックをもとにして、デジタイザー２５Ｒへ与えるサンプリングクロックを発生させている。サンプリングクロックＳ発生装置４２は、インターフェースボード１を制御しているサブクロックをもとにして、デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄへ与えるサンプリングクロックを与えている。

アナログ信号発生装置６５へ与えるサンプリングクロックと、デジタイザー２５Ｒへ与えるサンプリングクロックと、デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄへ与えるサンプリングクロックを独立に与えることで、被試験半導体集積回路ＤＵＴが、たとえば変調回路等、被試験半導体集積回路ＤＵＴに入力される周波数と、出力される周波数が異なる場合に、共に必要十分な精度を実現するサンプリングクロックを提供することが可能となる。

ここで、アナログ処理回路３０に被試験半導体集積回路ＤＵＴの良品と等価な回路を用い、デジタイザー２５Ｒとデジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの信号がほぼ相似形の信号であるのに対し、アナログ信号発生装置６５の信号の波形が他と異なる構成を用いた場合には、サンプリングクロックＲ発生装置４１を省略し、サンプリングクロックＳ発生装置４２からのサンプリングクロックを受けるようにしても良い。この場合、サンプリングクロックＡ発生装置４０とサンプリングクロックＳ発生装置４２のみを用いることでアナログ回路の簡略化を行うことが可能となる。

また、被試験半導体集積回路ＤＵＴがたとえばリニアアンプ等、周波数域での変調を伴わない回路を用いている場合には、サンプリングクロックＡ発生装置４０とサンプリングクロックＲ発生装置４１を省略し、アナログ信号発生装置６５やデジタイザー２５ＲへもサンプリングクロックＳ発生装置４２からのサンプリングクロックを提供するようにしても良い。ここで、デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに共通のサンプリングクロックを出力することで、サンプリングクロックＳ発生装置４２一つで複数のデジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄを制御できるため、サンプリングクロックＳ発生回路４２を複数取り扱う必要がなくなり、アナログ回路の簡略化を行うことが可能となる。また、インターフェースボード１はフィクスチャーボードやプローブカードを含んでも良い。

試験プログラムメモリー４３は、デジタル演算装置４４が演算を行う際に、演算に伴う、たとえばアルゴリズムを含む情報をデジタル演算装置４４に提供する機能を有している。判定規格メモリー４７は、デジタル演算装置４４に、正常値範囲を提供すべく正常値範囲を記憶している。カウンター４５は、アナログ信号発生装置６５に与えられたクロック数をカウントし、規定値になったところで、アナログ信号発生装置６５の信号発生が終了したことをバス線２６に出力する。デジタル演算装置４４は、デジタイザー２５Ｒから出力された信号と、デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄから出力された信号とを比較演算し、判定規格メモリー４７から受けた信号範囲内にあるか否かを試験する。

良否記憶装置４６は、デジタル演算装置４４からの良否信号を蓄え、要請が来た場合にデジタル試験装置３に対して、ＤＵＴ＿Ａ試験結果信号線５７、ＤＵＴ＿Ｂ試験結果信号線５８、ＤＵＴ＿Ｃ試験結果信号線５９、ＤＵＴ＿Ｄ試験結果信号線６０を介して良否信号を伝達する。上記した構成を備えることで、デジタル試験装置３と、被試験半導体集積回路ＤＵＴの計測を行うべく、インターフェースボード１にアナログ試験機能を与えることで、敏速に、複数の種類の被試験半導体集積回路ＤＵＴに対応することが可能となるため、投資額を抑えて、商品としての被試験半導体集積回路ＤＵＴの切り替えに対して容易に対応できる。

また、インターフェースボード１にアナログ試験機能を実装できることから、被試験半導体集積回路ＤＵＴの近傍にアナログ試験回路を配置できる。そのため、ノイズや配線インピーダンス、寄生容量の影響を避け、高い精度での試験が可能となる。また、通常デジタル試験装置３の改造・開発には多大なコストがかかるが、インターフェースボード１の開発・改造にかかるコストは低い。さらに、デジタル試験装置３とインターフェースボード１とを非同期で動作させることで、インターフェースボード１の構成を簡略化することができる。そのため、開発・改造期間を短くでき、この意味からも、単位時間あたりの各被試験半導体集積回路ＤＵＴの試験を低コストに収めることが可能となる。

（第２の実施形態：半導体集積回路の試験装置の動作シーケンス）
以下、本実施形態にかかる半導体集積回路の試験装置の動作シーケンスについて図面を用いて説明する。図３は、半導体集積回路の試験装置を駆動させるための試験パターン記述例である。図４は、図３における試験パターン記述例を補足するためのステップを示す処理フロー図の一例である。図３において、”０”、”１”で表されているものは、デジタル試験装置３からインターフェースボード１に出力される信号を意味し、”Ｌ”、”Ｈ”、”Ｘ”で表されているものは、インターフェースボード１からデジタル試験装置３に出力される信号を意味している。なお、”Ｘ”は、”Ｈ”、”Ｌ”を問わない状態を示している。また、ハードウェア構成は図１、図２を参照して説明している。

まず、ステップ１（ステップＦに対応）として、デジタル試験装置３は、リセット線５１を介してインターフェースボード１に、リセット信号を出力する。リセット信号を受けたインターフェースボード１は、ＢＵＳＹ信号ＡとＢＵＳＹ信号Ｂを初期化（たとえばＬに落とす）する。そして、アナログ信号発生装置６５、デジタイザー２５Ｒ、デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ、論理制御回路７０の記憶内容を初期化する。ここで、同様の被試験半導体集積回路ＤＵＴを連続して試験する場合には、記憶装置２２Ｒ、記憶装置２４Ｒ、記憶装置２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ、記憶装置２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ、カウンター４５、良否記憶装置４６の記憶について初期化するようにしても良い。この場合、後述するステップ２は省略可能となる。さらに、この場合、制御装置としてのコンピューター１３、データ要求出力線１４、データバス１２を省略することも可能である。

次に、ステップ２（ステップＨに対応）として、試験モードを設定する。デジタル試験装置３は、たとえばインターフェースボード１が試験モードＡを選択するよう試験モードＡ線５３を”１”にする。この信号を受けて、インターフェースボード１は、制御装置としてのコンピューター１３にデータ要求出力線１４を介して試験モードＡに関するデータ要求信号を伝達する。コンピューター１３はデータ要求信号を受けた後、データバス１２を介して試験モードＡに関するデータをインターフェースボード１に出力する。

データとしては、たとえば基準電圧発生装置３５の電位や、波形メモリー３４の波形信号、サンプリングクロックＲ発生装置４１のサンプリングクロック周波数、サンプリングクロックＳ発生装置４２のサンプリングクロック周波数、試験プログラムメモリー内の情報、デジタル演算装置４４の演算条件の設定、ＤＳＰ装置２３Ｒの演算条件の設定、ＤＳＰ装置２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの演算条件をインターフェースボード１に出力する。

次に、ステップ３（ステップＧに対応）として、デジタル試験装置３からの出力を、リレーユニット駆動線１６を介して、リレーユニット１５に出力し、接続動作を行う。具体的には、被試験半導体集積回路ＤＵＴ＿Ａとデジタイザー２５Ａ、被試験半導体集積回路ＤＵＴ＿Ｂとデジタイザー２５Ｂ、被試験半導体集積回路ＤＵＴ＿Ｃとデジタイザー２５Ｃ、被試験半導体集積回路ＤＵＴ＿Ｄとデジタイザー２５Ｄを接続させる。

次に、ステップ４（ステップＡに対応）として、デジタル試験装置３は、試験開始線５２に、試験開始信号として、インターフェースボード１に”１”を出力する。インターフェースボード１は、試験を開始すると共に、アナログ試験を開始した信号として、ＢＵＳＹ信号Ａ線５５に、”Ｈ”を出力し、アナログ試験を開始したことをデジタル試験装置３に出力する。

次に、ステップ５（ステップＢに対応）として、インターフェースボード１がアナログ試験を終了した時点で、アナログ試験が終了したことをデジタル試験装置３に出力すべく、インターフェースボード１はＢＵＳＹ信号Ｂ線５６に、”Ｈ”を出力し、アナログ試験を終了したことをデジタル試験装置３に出力する。

次に、ステップ６（ステップＣに対応）として、インターフェースボード１はアナログ試験に続けて、ＡＤ変換器２１Ｒや、ＡＤ変換器２１Ａ，２１Ｂ，２１Ｃ，２１ＤによりＡＤ変換されたデジタル信号を、ＤＳＰ装置２３Ａ，２３Ｂ，２３Ｃ，２３Ｄによる演算や、デジタル演算装置４４による演算により良否判定を行う。この場合、ＤＳＰ装置２３ＲやＤＳＰ装置２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ、記憶装置２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを省略した構成を用いている場合にはＡＤ変換器２１Ａ，２１Ｂ，２１Ｃ，２１ＤによりＡＤ変換されて、記憶装置２２Ａ，２２Ｂ，２２Ｃ，２２Ｄに蓄積されたデジタル信号がデジタル演算装置４４に出力される。同時に、デジタル試験装置３は被試験半導体集積回路ＤＵＴのデジタル機能試験等を行う。

このようにタイミング制御を行うことで、インターフェースボード１とデジタル試験装置３とで同時並列で処理することが可能となり、試験時間の短縮が可能となる。また、デジタル試験装置３が、アナログ試験装置を内蔵している場合には、このアナログ試験装置を併用して被試験半導体集積回路ＤＵＴを試験しても良く、この場合には、インターフェースボード１が備えるアナログ処理部分の構成要素を削減することが可能となる。

次に、ステップ７（ステップＤに対応）として、インターフェースボード１での被試験半導体集積回路ＤＵＴの良否判定が終了し、インターフェースボード１がＤＵＴ＿Ａ試験結果信号線５７、ＤＵＴ＿Ｂ試験結果信号線５８、ＤＵＴ＿Ｃ試験結果信号線５９、ＤＵＴ＿Ｄ試験結果信号線６０に試験結果を出力した時点で、良否判定が終了したことをデジタル試験装置３に出力すべく、ＢＵＳＹ信号Ａ線５５に、”Ｌ”を出力し、デジタル試験を終了したことをデジタル試験装置３に出力する。デジタル試験装置３での試験が先に終わっていた場合には、ＢＵＳＹ信号Ａ線５５が”Ｌ”になった時点で次の試験に移る。デジタル試験装置３での試験が続いていた場合には、デジタル試験装置３での試験終了を待って次の試験に移る。図３では、被試験半導体集積回路ＤＵＴ＿Ｄが不良であった例について示している。

上記したように、ＢＵＳＹ信号Ｂ線５６を設け、インターフェースボード１でのアナログ信号処理の終了をデジタル試験装置３に出力することで、インターフェースボード１とデジタル試験装置３とで同時並列で処理することが可能となる。即ち試験時間を短縮することが可能となる。

また、制御装置としてのコンピューター１３、データ要求出力線１４、データバス１２を備えている場合には、アナログ信号発生装置６５、デジタイザー２５Ｒ、デジタイザー２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ、論理制御回路７０、の処理条件の書き込み・読み出し等がコンピューター１３のキーボードやマウスを介して行えるため、パラメーター変更を容易に行うことができる。

１…インターフェースボード、３…主試験装置としてのデジタル試験装置、４Ａ…デジタル入力線、５Ａ…デジタル出力線、６Ａ…デジタル入出力バス、７Ａ…アナログ入力信号線、８Ａ…アナログ出力信号線、１０…中継部、１２…データバス、１３…制御装置としてのコンピューター、１４…データ要求出力線、１５…リレーユニット、１６…リレーユニット駆動線、２０Ａ…バッファー回路、２０Ｒ…バッファー回路、２１Ａ…ＡＤ変換器、２１Ｒ…ＡＤ変換器、２２Ａ…記憶装置、２２Ｒ…記憶装置、２３Ａ…ＤＳＰ装置、２３Ｒ…ＤＳＰ装置、２４Ａ…記憶装置、２４Ｒ…記憶装置、２５Ａ…デジタイザー、２５Ｂ…デジタイザー、２５Ｃ…デジタイザー、２５Ｄ…デジタイザー、２５Ｒ…デジタイザー、２６…バス線、３０…アナログ処理回路、３１ＩＮ…バッファー回路、３１Ｒ…バッファー回路、３２…ＬＰＦ、３３…ＤＡ変換器、３４…波形メモリー、３５…基準電圧発生装置、４１…サンプリングクロックＲ発生装置、４２…サンプリングクロックＳ発生装置、４３…試験プログラムメモリー、４４…デジタル演算装置、４５…カウンター、４６…良否記憶装置、４７…判定規格メモリー、５１…リセット線、５２…試験開始線、５３…試験モードＡ線、５４…試験モードＢ線、５５…ＢＵＳＹ信号Ａ線、５６…ＢＵＳＹ信号Ｂ線、５７…ＤＵＴ＿Ａ試験結果信号線、５８…ＤＵＴ＿Ｂ試験結果信号線、５９…ＤＵＴ＿Ｃ試験結果信号線、６０…ＤＵＴ＿Ｄ試験結果信号線、６５…アナログ信号発生装置、７０…論理制御回路、７１…制御受信装置、７２…制御送信装置、７５…分岐部、７６Ａ…バッファー回路、７６Ｂ…バッファー回路、７６Ｃ…バッファー回路、７６Ｄ…バッファー回路、１００…試験装置。

Claims (17)

1. アナログ処理機能を備えた被試験半導体集積回路を試験する半導体集積回路の試験装置であって、
   主試験装置と、
   前記主試験装置からの制御信号を受けて前記被試験半導体集積回路とアナログ信号を授受するインターフェースボードと、を備え、
   前記インターフェースボードは、
   前記被試験半導体集積回路に試験用アナログ信号を出力するアナログ信号発生装置と、
   前記試験用アナログ信号をアナログ・デジタル変換し第１デジタル信号として記憶する第１デジタル信号記憶装置と、
   前記試験用アナログ信号の供給を受けて前記被試験半導体集積回路から出力されたアナログ出力信号をアナログ・デジタル変換し第２デジタル信号として記憶する第２デジタル信号記憶装置と、
   前記第１デジタル信号と前記第２デジタル信号とを比較演算し良否判定結果を得る演算装置とからなる事を特徴とする半導体集積回路の試験装置。
2. 請求項１に記載の半導体集積回路の試験装置であって、
   前記インターフェースボードは、前記主試験装置から制御信号を受ける制御受信装置と、前記主試験装置に制御信号を出力する制御送信装置を備えることを特徴とする半導体集積回路の試験装置。
3. 請求項１または２に記載の半導体集積回路の試験装置であって、
   前記主試験装置と前記インターフェースボードとは独立したクロックで動作することを特徴とする半導体集積回路の試験装置。
4. 請求項１〜３のいずれか一項に記載の半導体集積回路の試験装置であって、
   前記インターフェースボードは、前記良否判定結果を記憶し、前記主試験装置に出力する良否記憶装置をさらに備えることを特徴とする半導体集積回路の試験装置。
5. 請求項１〜４のいずれか一項に記載の半導体集積回路の試験装置であって、
   前記インターフェースボードは、ウェファー試験におけるプローブカードであることを特徴とする半導体集積回路の試験装置。
6. 請求項１〜４のいずれか一項に記載の半導体集積回路の試験装置であって、
   前記インターフェースボードは、パッケージ試験におけるフィクスチャーボードであることを特徴とする半導体集積回路の試験装置。
7. 請求項１〜６のいずれか一項に記載の半導体集積回路の試験装置であって、
   前記第１デジタル信号記憶装置が前記試験用アナログ信号を記憶する動作と、
   前記第２デジタル信号記憶装置が前記アナログ出力信号を記憶する動作と、
   の両動作を終えた状態を示す信号を前記主試験装置に出力するＢＵＳＹ信号Ａ線と、
   良否判定が終了したことを前記主試験装置に出力するＢＵＳＹ信号Ｂ線と、
   を備えることを特徴とする半導体集積回路の試験装置。
8. 請求項１〜７のいずれか一項に記載の半導体集積回路の試験装置であって、
   前記アナログ信号発生装置と前記第１デジタル信号記憶装置との間に、前記被試験半導体集積回路の良品と等価な動作を行うアナログ処理回路を備えることを特徴とする半導体集積回路の試験装置。
   
9. 請求項８に記載の半導体集積回路の試験装置であって、
   前記アナログ処理回路は前記第１デジタル信号と、前記第２デジタル信号との位相差を前記インターフェースボード内で調整し得る位相調整回路であることを特徴とする半導体集積回路の試験装置。
10. 請求項１〜９のいずれか一項に記載の半導体集積回路の試験装置であって、
    前記被試験半導体集積回路は、前記アナログ信号発生装置に含まれるバッファー回路と、リレーを集積したリレーユニットを介して電気的に接続されることを特徴とする半導体集積回路の試験装置。
11. 請求項１〜１０のいずれか一項に記載の半導体集積回路の試験装置であって、
    前記第１デジタル信号記憶装置はデジタルシグナルプロセッサー（ＤＳＰ）と、前記ＤＳＰで処理された信号を記憶する第１信号記憶部を備え、
    前記第２デジタル信号記憶装置は、各々の前記第２デジタル信号記憶装置に対応してＤＳＰと、前記ＤＳＰで処理された信号を記憶する第２信号記憶部を備えることを特徴とする半導体集積回路の試験装置。
12. 請求１〜１１のいずれか一項に記載の半導体集積回路の試験装置であって、
    前記アナログ信号発生装置を制御するサンプリングクロックと、
    前記第１デジタル信号記憶装置でのアナログ・デジタル変換を制御するサンプリングクロックと、
    前記第２デジタル信号記憶装置でアナログ・デジタル変換を制御するサンプリングクロックと、
    は互いに独立して与えられることを特徴とする半導体集積回路の試験装置。
13. アナログ処理機能を備えた被試験半導体集積回路を試験する主試験装置とインターフェースボードによる半導体集積回路の試験方法であって、
    ステップＡとして、前記インターフェースボードが主試験装置から制御信号を受けるステップ、
    ステップＢとして、前記インターフェースボードが有するアナログ信号発生装置から前記被試験半導体集積回路に試験用アナログ信号を供給し且つ前記インターフェースボード内にて前記試験用アナログ信号をアナログ・デジタル変換し第１デジタル信号として記憶するステップ、
    ステップＣとして、前記試験用アナログ信号の供給を受けて前記被試験半導体集積回路から出力されたアナログ信号を前記インターフェースボード内にてアナログ・デジタル変換し第２デジタル信号として記憶するステップ、
    ステップＤとして、前記第１デジタル信号と前記第２デジタル信号とを前記インターフェースボード内にて比較演算し良否判定を行うステップ、
    ステップＥとして、前記良否判定結果を前記主試験装置に出力するステップ、
    からなる事を特徴とする半導体集積回路の試験方法。
14. 請求項１３に記載の半導体集積回路の試験方法であって、
    前記ステップＡの前に、ステップＦとして、前記主試験装置から前記インターフェースボードにリセット信号を出力し、
    前記リセット信号を受けて、前記インターフェースボードにおける記憶内容の、少なくとも一部をリセットするステップを備えることを特徴とする半導体集積回路の試験方法。
15. 請求項１４に記載の半導体集積回路の試験方法であって、
    前記ステップＦと前記ステップＡとの間に、ステップＧとして、前記主試験装置からリレーユニットにリレー制御信号を出力し、前記リレーユニットを閉じ、前記被試験半導体集積回路と前記インターフェースボードとを電気的に接続させるステップと、を備えることを特徴とする半導体集積回路の試験方法。
16. 請求項１５に記載の半導体集積回路の試験方法であって、
    前記ステップＦと前記ステップＧとの間に、ステップＨとして、前記主試験装置から前記インターフェースボードに試験モード選択信号を出力し、前記インターフェースボードでの試験条件を選択するステップと、をさらに含むことを特徴とする半導体集積回路の試験方法。
17. 請求項１３〜１６のいずれか一項に記載の半導体集積回路の試験方法であって、
    前記主試験装置から出力された制御信号に従い、前記インターフェースボードでアナログ信号をデジタル化し、アナログ信号に対応させたデジタル信号を前記主試験装置に対して返すことで、前記主試験装置にアナログ試験機能を付与することを特徴とする半導体集積回路の試験方法。

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