CN114660979B

CN114660979B - 一种多通道共享带宽的任意信号发生与采集装置

Info

Publication number: CN114660979B
Application number: CN202210573263.6A
Authority: CN
Inventors: 不公告发明人
Original assignee: Nanjing Hongtai Semiconductor Technology Co ltd
Current assignee: Nanjing Hongtai Semiconductor Technology Co ltd
Priority date: 2022-05-25
Filing date: 2022-05-25
Publication date: 2022-08-09
Anticipated expiration: 2042-05-25
Also published as: CN114660979A; WO2023226543A1

Abstract

本发明公开了一种多通道共享带宽的任意信号发生与采集装置，包括同步数据发生器、第一DDS配置器、第二DDS配置器、第一DDS发生器、第二DDS发生器、DA与MUX控制器、AD控制器、低速AD、高速DA、8选1的多路选择器、1到8的多路选择器、AWG通道、DIG通道、数据存储与DSP处理器、2选1的多路选择器、VREF基准电压发生器组，本发明降低了为实现高速高精度AWG带来的昂贵DAC成本；复用低速高精度DIG通道实现了高速采集，同时，提高了ATE测试系统的集成度。

Description

一种多通道共享带宽的任意信号发生与采集装置

技术领域

本发明涉及一种多通道共享带宽的任意信号发生与采集装置，集成电路自动测试技术领域。

背景技术

为了适应现代电子设备对外部感知和交互的需求不断增加，现代集成电路中集成了越来越多的模拟与混合信号功能，例如：一颗典型的SOC电路，会集成一路Audio输出，一路视频输出，4路低速AD输入。在ATE(Auto Test Equipment, 自动测试设备，简称ATE）上如何更高效率、更低成本完成对此类芯片的测试也不断面临挑战。

传统解决方法，可以在ATE上分别配备高频、高带宽的混合信号测试板卡(MixedSignal Test Board,简称MSTB)实现AWG（Arbitrary Wave Generator，任意波形发生器，简称AWG）和DIG(Digitizer ,数字化仪，简称DIG），以实现对视频信号、中频信号或基带信号等的测试。另外配备低频混合信号测试版卡实现对音频，低速AD等的测试。因为高频板卡成本较高，一个板卡可以提供的通道数比较少，所以需要低频板卡搭配完成更高性价比，更多并行测试站的测试。

该类方法面临几个问题，一是高速混合信号板卡和低速混合信号板卡分别占用了ATE的总线槽位，降低了ATE总线槽位的使用率。二是高频板卡的成本太高（因为所使用的AD/DA的采样率与带宽指标都要求比较高)，导致测试成本较高。三是DUT端由于高频测试通道太少，导致多Site测试时需要通过继电器切换高频通道到各个site的测试管脚上，导致测试效率降低，及测试难度加大。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种多通道共享带宽的任意信号发生与采集装置，为了在实现高采样率、高精度的AWG与DIZ，以及降低整体开发成本，需要解决以下几个问题：1: 如何复用高速一般精度DAC实现高速、高精度AWG；2: 如何复用低速高精度ADC实现高速、高精度DIG；3: 如何合理的分配板内资源实现板卡成本的降低。本发明通过在信号通道上进行AD/DA复用合并的方法，实现了低速高精度、高速高精度两种DIG模式并存,以及高速低精度、高速高精度两种AWG模式并存。该方法的优点一是减少了总线槽位的占用，只需一个槽位即可实现高速与低速测试通道功能。二是降低了测试成本，因为高精度AWG/DIG所需要的DAC/ADC非常昂贵，本方法是使用相邻高速中精度DAC合并实现高速高精度DAC的模式实现高精度通道，同样高速DIG模块通过使用多个ADC错位采样实现高速采集。三是降低了DUT(Device Under Test，被测器件)的测试外围要求。因为高速与低速通道共用，所以DUT的输入输出信号不需要通过外部继电器及其他元器件切换到ATE(Auto Test Equipment,自动测试设备）进行测试，简化了DUT的测试要求。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种多通道共享带宽的任意信号发生与采集装置，包括同步数据发生器、第一DDS配置器、第二DDS配置器、第一DDS发生器、第二DDS发生器、DA与MUX控制器、AD控制器、低速AD、高速DA、8选1的多路选择器、1到8的多路选择器、AWG通道、DIG通道、数据存储与DSP处理器、2选1的多路选择器、VREF基准电压发生器组，其中：

所述同步数据发生器、第一DDS配置器、第一DDS发生器、DA与MUX控制器依次连接，且所述同步数据发生器与DA与MUX控制器连接。所述数据存储与DSP处理器、第二DDS配置器、第二DDS发生器、AD控制器依次连接，且所述AD控制器与数据存储与DSP处理器连接。所述低速AD与AD控制器连接，所述高速DA与DA与MUX控制器连接。

所述8选1的多路选择器的进口端分别与DIG通道出口端连接，所述8选1的多路选择器的出口端与低速AD连接。

所述2选1的多路选择器的进口端与高速DA连接，所述2选1的多路选择器的出口端与1到8的多路选择器的进口端连接，所述1到8的多路选择器的出口端与AWG通道进口端连接。

所述VREF基准电压发生器组分别与第一DDS配置器、高速DA连接。

优选的：所述DIG通道包括DIG通道扇出器、DIG通道滤波档位器、DIG通道输入缓冲器，所述8选1的多路选择器的进口端分别与DIG通道扇出器、DIG通道滤波档位器、DIG通道输入缓冲器的出口端连接。所述AWG通道包括加法器、AWG通道滤波档位器、AWG通道输出缓冲器，所述1到8的多路选择器的出口端与加法器、AWG通道滤波档位器、AWG通道输出缓冲器的进口端连接。

优选的：所述同步数据发生器用于产生与DDS同步的DA数据。所述第一DDS发生器用于产生AD/DA的采样频率。

优选的：所述第一DDS配置器用于设置需要同步DA的第一DDS发生器与VREF基准电压发生器组中各DA所配置的参考电压设置。或者用来设置多个需要错位采样AD的DDS发生器配置。

优选的：所述DA与MUX控制器用于根据DDS给出的DA触发信号，发送DA数据给DA，及发送启动DA转换信号。或者根据DDS给出的MUX触发信号，控制2选1的多路选择器是选择DA信号，或是0电平，MUX到指定通道。

优选的：所述数据存储与DSP处理器用于根据DDS同步信号，从AD控制器中同步获取AD转换结果，存储到存储器，同时通过DSP处理器，实时进行多通道数据的整合处理。

优选的：所述AD控制器用于根据DDS给出的AD触发信号，发送AD转换启动信号，及读取AD转换结果，交给数据存储与DSP处理器。

优选的：所述8选1的多路选择器用于从最多8个通道的DIZ输入信号中选择一路信号，交给低速AD进行转换。

优选的：所述2选1的多路选择器用于根据DA与MUX控制器给出的DDS的MUX触发信号，选择DA的输出，或0电平输出，到后级的1到8的多路选择器。

优选的：所述1到8的多路选择器用于将前级2选1的多路选择器的输出，根据要求切换到8路中的某一路，输出到前端的AWG通道。

本发明相比现有技术，具有以下有益效果：

1.降低了为实现高速高精度AWG带来的昂贵DAC成本；复用低速高精度DIG通道实现了高速采集，使得成本更具优势。

2.通过软件可以配置多种AWG,DIG的复用，同时还不需要更改硬件输出接口，方便用户测试产品开发与通用DUT卡兼容。

3.节省了更多的系统空间，可以配置其它功能板卡，提高了ATE测试系统的集成度。

附图说明

图1为本发明多通道共享带宽任意信号发生与采集装置示意图。

图2为本发明实施例的测试示意图。

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

一种多通道共享带宽的任意信号发生与采集装置，如图1所示，包括同步数据发生器1、第一DDS配置器21、第二DDS配置器22、第一DDS发生器31、第二DDS发生器32、DA与MUX控制器4、AD控制器5、低速AD6、高速DA7、8选1的多路选择器8、1到8的多路选择器9、AWG通道10、DIG通道11、数据存储与DSP处理器18、2选1的多路选择器19、VREF基准电压发生器组20，其中：

所述同步数据发生器1、第一DDS配置器21、第一DDS发生器31、DA与MUX控制器4依次连接，且所述同步数据发生器1与DA与MUX控制器4连接。所述数据存储与DSP处理器18、第二DDS配置器22、第二DDS发生器32、AD控制器5依次连接，且所述AD控制器5与数据存储与DSP处理器18连接。所述低速AD6与AD控制器5连接，所述高速DA7与DA与MUX控制器4连接。

所述8选1的多路选择器8的进口端分别与DIG通道11的出口端连接，所述8选1的多路选择器8的出口端与低速AD6连接。

所述2选1的多路选择器19的进口端与高速DA7连接，所述2选1的多路选择器19的出口端与1到8的多路选择器9的进口端连接，所述1到8的多路选择器9的出口端与AWG通道10的进口端连接。

所述VREF基准电压发生器组20分别与第一DDS配置器21、高速DA7连接。

所述DIG通道11包括DIG通道扇出器12、DIG通道滤波档位器13、DIG通道输入缓冲器14，所述8选1的多路选择器8的进口端分别与DIG通道扇出器12、DIG通道滤波档位器13、DIG通道输入缓冲器14的出口端连接。所述AWG通道10包括加法器15、AWG通道滤波档位器16、AWG通道输出缓冲器17，所述1到8的多路选择器9的出口端与加法器15、AWG通道滤波档位器16、AWG通道输出缓冲器17的进口端连接。

所述同步数据发生器1用于产生与DDS同步的DA数据。

DDS配置器用于设置需要同步DA的DDS发生器与VREF基准电压发生器组中各DA所配置的参考电压设置，以便多DA合并使用。或者用来设置多个需要错位采样AD的DDS发生器配置。第一DDS配置器21、第一DDS31发生器是提供给AWG模块使用，原始提供的图是绿色数据流，为实现AWG的任意频率波形。第二DDS配置器22、第二DDS发生器32是提供给DIG使用，原始框图蓝色数据流，为实现DIG任意采样频率。

VREF基准电压发生器组20提供多组倍数关系的基准电压，根据第一DDS配置器21给各通道的DA提供基准电压。

所述第一DDS发生器31用于产生AD/DA的采样频率。所述第一DDS发生器31包括DDS发生器零、DDS发生器一、DDS发生器二、DDS发生器三、DDS发生器四、DDS发生器五、DDS发生器六、DDS发生器七。第二DDS发生器32包括DDS发生器零、DDS发生器一、DDS发生器二、DDS发生器三、DDS发生器四、DDS发生器五、DDS发生器六、DDS发生器七。

所述DA与MUX控制器4用于根据DDS给出的DA触发信号，发送DA数据给DA，及发送启动DA转换信号。或者根据DDS给出的MUX触发信号，控制2选1的多路选择器19是选择DA信号，或是0电平（信号地)，MUX到指定通道。所述DA与MUX控制器4包括DA与MUX控制器零、DA与MUX控制器一、DA与MUX控制器二、DA与MUX控制器三、DA与MUX控制器四、DA与MUX控制器五、DA与MUX控制器六、DA与MUX控制器七。

所述AD控制器5用于根据DDS给出的AD触发信号，发送AD转换启动信号，及读取AD转换结果，交给数据存储与DSP处理器18。所述AD控制器5包括AD控制器零、AD控制器一、AD控制器二、AD控制器三、AD控制器四、AD控制器五、AD控制器六、AD控制器七。

低速AD6用于根据AD控制器5的控制信号，完成前端DIG通道11的DIZ通道传递的被测试信号的模数转换。

所述高速DA7用于根据DA与MUX控制器4的控制信号，完成数模电平转换，并将电平信号输出给前端的AWG通道10。

所述8选1的多路选择器8用于从最多8个通道的DIZ输入信号中选择一路信号，交给低速AD6进行转换。

所述1到8的多路选择器9用于将前级2选1的多路选择器19的输出，根据要求切换到8路中的某一路，输出到前端的AWG通道。

所述AWG通道10（Arbitrary Waveform Generator，任意波形发生器)，其中包括加法器15、AWG通道滤波档位器16、AWG通道输出缓冲器17三个部分。用于将多个DA的输出模拟电平进行叠加，通过滤波与放大，输出给外部DUT。AWG通道10包括AWG通道零、AWG通道一、AWG通道二、AWG通道三、AWG通道四、AWG通道五、AWG通道六、AWG通道七共八个通道。

所述加法器15用于将多个前级DA输入进行叠加，输出给后级滤波。

所述AWG通道滤波档位器16用于根据输出波形的频率范围，进行不同的低通滤波。

所述AWG通道输出缓冲器17用于将滤波后的波形放大后输出给DUT。

所述DIG通道11(Digitizer，数字化仪)，包括DIG通道扇出器12、DIG通道滤波档位器13、DIG通道输入缓冲器14三个部分。用于将外部DUT输入信号放大，滤波后，等长Fan Out给多个AD通道。DIG通道11包括DIG通道零、DIG通道一、DIG通道二、DIG通道三、DIG通道四、DIG通道五、DIG通道六、DIG通道七共八个通道。

所述DIG通道输入缓冲器14用于将外部模拟输入信号进行放大或减小，以满足内部处理的电平要求。

所述DIG通道滤波档位器13用于根据外部输入模拟信号的频率范围，进行不同的低通滤波。

所述DIG通道扇出器12用于将滤波后的模拟信号等长复制输出到多个AD通道。

AWG实现步骤如下：

高速AWG通道DA最高转换频率为200MHz的情况下，DA的分辨率为14位，在基准电压VREF=5V时，LSB为5/2^14= 0.30517578125mV。如果想要发生更高分辨率的波形，例如在通道0上发生18位的分辨率波形，可通过设置通道0的DA采用5V基准电压，18位数据的高14位发送给通道0的DA，通道1的DA设置位1.25V基准电压，18位数据的低4位数据通过计算后发送给通道1的DA,两个通道的DA输出值进行加法实现高速的18位分辨率数据输出。

DIG 的实现步骤如下：

低速DIG通道AD最高转换频率为5MHz的情况下，单通道能获得的采样率最大为5MHz。如果期望通过多通道共享，对通道0输入的波形进行25MHz的采样，对于多通道DIG的带宽共享情况，通过设置5个DIG通道DDS，使得各个DDS按照目标频率及采样率的要求，分别产生频率为5MHz, 相位相差 200ns/5= 40ns的周期信号，各个通道的AD按照这个时间顺序分别被启动转换。然后设置各个AD通道的#8（8:1MUX）都连接到通道0的DIG的#12的Fan Out输出。

数据存储与DSP处理器18对各个AD的输出进行同步采集与存储，之后根据顺序将各个AD的数据按顺序排列还原，再通过DSP即可进行采样数据的分析计算。

如实际测试DUT的实施如图2所示，在一个DUT中，同时存在Audio和Video的功能。通过一块8通道AWG-DIG板卡，一组AWG0、DIG0通道用于发生、测量Audio功能，另外剩余的AWG1-7、DIG1-7可根据测试需要，合并测试Video所需的高速、高精度AWG与DIG 。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种多通道共享带宽的任意信号发生与采集装置，其特征在于：包括同步数据发生器（1）、第一DDS配置器（21）、第二DDS配置器（22）、第一DDS发生器（31）、第二DDS发生器（32）、DA与MUX控制器（4）、AD控制器（5）、低速AD（6）、高速DA（7）、8选1的多路选择器（8）、1到8的多路选择器（9）、AWG通道（10）、DIG通道（11）、数据存储与DSP处理器（18）、2选1的多路选择器（19）、VREF基准电压发生器组（20），其中：

所述同步数据发生器（1）、第一DDS配置器（21）、第一DDS发生器（31）、DA与MUX控制器（4）依次连接，且所述同步数据发生器（1）与DA与MUX控制器（4）连接；所述数据存储与DSP处理器（18）、第二DDS配置器（22）、第二DDS发生器（32）、AD控制器（5）依次连接，且所述AD控制器（5）与数据存储与DSP处理器（18）连接；所述低速AD（6）与AD控制器（5）连接，所述高速DA（7）与DA与MUX控制器（4）连接；

所述8选1的多路选择器（8）的进口端分别与DIG通道（11）的出口端连接，所述8选1的多路选择器（8）的出口端与低速AD（6）连接；

所述2选1的多路选择器（19）的进口端与高速DA（7）连接，所述2选1的多路选择器（19）的出口端与1到8的多路选择器（9）的进口端连接，所述1到8的多路选择器（9）的出口端与AWG通道（10）的进口端连接；

所述VREF基准电压发生器组（20）分别与第一DDS配置器（21）、高速DA（7）连接；

所述同步数据发生器（1）用于产生与DDS同步的DA数据；所述第一DDS发生器（31）用于产生AD/DA的采样频率；

所述第一DDS配置器（21）用于设置需要同步DA的第一DDS发生器（31）与VREF基准电压发生器组（20）中各DA所配置的参考电压设置；或者用来设置多个需要错位采样AD的DDS发生器配置；

所述DA与MUX控制器（4）用于根据DDS给出的DA触发信号，发送DA数据给DA，及发送启动DA转换信号；或者根据DDS给出的MUX触发信号，控制2选1的多路选择器（19）是选择DA信号，或是0电平，MUX到指定通道；

所述数据存储与DSP处理器（18）用于根据DDS同步信号，从AD控制器（5）中同步获取AD转换结果，存储到存储器，同时通过DSP处理器，实时进行多通道数据的整合处理；

所述AD控制器（5）用于根据DDS给出的AD触发信号，发送AD转换启动信号，及读取AD转换结果，交给数据存储与DSP处理器（18）；

所述8选1的多路选择器（8）用于从最多8个通道的DIZ输入信号中选择一路信号，交给低速AD（6）进行转换；

所述2选1的多路选择器（19）用于根据DA与MUX控制器（4）给出的DDS的MUX触发信号，选择DA的输出，或0电平输出，到后级的1到8的多路选择器（9）；

所述1到8的多路选择器（9）用于将前级2选1的多路选择器（19）的输出，根据要求切换到8路中的某一路，输出到前端的AWG通道（10）。

2.根据权利要求1所述多通道共享带宽的任意信号发生与采集装置，其特征在于：所述DIG通道（11）包括DIG通道扇出器（12）、DIG通道滤波档位器（13）、DIG通道输入缓冲器（14），所述8选1的多路选择器（8）的进口端分别与DIG通道扇出器（12）、DIG通道滤波档位器（13）、DIG通道输入缓冲器（14）的出口端连接；所述AWG通道（10）包括加法器（15）、AWG通道滤波档位器（16）、AWG通道输出缓冲器（17），所述1到8的多路选择器（9）的出口端与加法器（15）、AWG通道滤波档位器（16）、AWG通道输出缓冲器（17）的进口端连接。