JPH11202032A - 基板検査方法、およびこの方法を使用した基板検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 基板検査方法において、時間的な作用を有す
被検査回路の検査を可能とし、ＩＣのコストを低減し、
検査精度を向上させることを目的とする。 【解決手段】 集積回路11に、検査用端子17から入力さ
れた信号を被検査端子18にデジタル出力させるスイッチ
回路13を組み込み、被検査端子18をＤＡ変換器14に接続
し、検査用端子17に任意周波数の信号を発生する発振器
21を接続し、基板上のアナログ信号の周波数特性を測定
する計測装置22を設け、発振器21より任意周波数の信号
を検査用端子17より被検査端子18にデジタル出力させ、
計測装置22によりアナログ信号の周波数特性を測定し、
この測定された測定結果を判定値と比較し、基板上の被
検査回路（ＤＡ変換器14と変換部５）の実装状態の良否
を判定することとしたものであり、被検査回路の検査を
可能とするとともに、ＩＣのコストを低減し、検査精度
を向上させる基板検査方法が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板の実装状態を
検査するために予め集積回路（ＩＣ）内部にテスト回路
を組み込んだ基板検査方法およびこの方法を使用した基
板検査装置に関するものである。

【０００２】

【従来の技術】従来の基板検査方法の一例を図８に基づ
いて説明する。図８は従来の基板検査方法の一例である
バウンダリイスキャンテスト（ＩＥＥＥ１１４９．１）
（以下、ＢＳＴと略す）を実行可能な基板検査装置のブ
ロック図である。

【０００３】図８において、１はＢＳＴ回路を組み込ん
だ集積回路（ＩＣ１）、２はＢＳＴ回路を組み込んだＤ
Ａ変換器（ＩＣ２）、３は前記ＢＳＴ回路の一部でシリ
アル信号をラッチして出力するラッチ回路、４もＢＳＴ
回路の一部でテスト回路と本来の内部回路の出力信号を
切り替えるスイッチ回路である。ＢＳＴを行わないと
き、集積回路１の内部回路より出力されたディジタル信
号は、ＤＡ変換器２によりアナログ信号へ変換され、変
換部５を介して外部へ出力される。変換部５は、オペア
ンプ６、抵抗７、帰還抵抗８、コンデンサ９から構成さ
れている。

【０００４】３０は検査制御部であり、ＩＣ１とＩＣ２
間の電気的接続を検査するコントロール部３１とコント
ロール部３１の検査結果を記憶する記憶部３２から構成
されている。

【０００５】コントロール部３１によるＩＣ１とＩＣ２
間の電気的接続を検査する手順を以下に説明する。 （ステップ１）まず、データをシリアル出力し、ＩＣ１
のラッチ回路３に任意パターンのデータを書き込む。 （ステップ２）次にＩＣ１のスイッチ回路４をラッチ回
路３側に切り替える。このことによりＩＣ１の端子から
はステップ１にてラッチ回路３に書き込まれたパターン
の信号が出力される。 （ステップ３）次にＩＣ２のスイッチ回路４をラッチ回
路３側に切り替える。このことにより、ラッチ回路３に
おいて入力された信号の値（ＨｉかＬｏか）がラッチさ
れる。 （ステップ４）ラッチされたデータをシリアルラインを
通じて読み出す。 （ステップ５）書き込んだデータと読み出したデータを
比較してＩＣ１とＩＣ２の間の電気的接続を検査し、そ
の検査結果を記憶部３２へ出力する。

【０００６】上記手順により、ＩＣ１とＩＣ２間の電気
的接続を検査し、その測定結果を記憶部32へ記憶してい
る。

【０００７】

【発明が解決しようとする課題】しかし、上記の従来の
基板検査方法では時間的な作用を有す被検査回路の検査
ができないという問題がある。たとえば図６において、
オペアンプ６の帰還抵抗８に並列に接続されたコンデン
サ９の電気的接続が検査ができない。また、ＩＣ１とＩ
Ｃ２間にＲＣ積分回路が接続される場合、データの送受
信をシリアル転送で行うため時間がかかり、ＲＣ積分回
路のコンデンサ部の電気的接続が検査ができない。

【０００８】この課題を克服するためにアナログバウン
ダリイスキャンなどの方式も行われているが、ＩＣに組
み込むテスト回路の中に精度の良いアナログ信号の切換
スイッチが必要であり、テスト回路によりＩＣがコスト
アップするという問題がある。

【０００９】本発明は、このような基板検査方法におい
て、時間的な作用を有す被検査回路（部品）の実装状態
の検査を可能とするとともに、ＩＣのコストを低減し、
検査精度を向上させることを目的とする。

【００１０】

【課題を解決するための手段】本発明の基板検査方法に
おいては、集積回路内に検査回路を組み込み、前記集積
回路に接続され、その出力がアナログ信号である基板上
の被検査回路の実装状態の検査を行う基板検査方法であ
って、前記検査回路として、検査用端子から入力された
信号を被検査端子にデジタル出力させる回路を組み込
み、前記被検査端子を前記被検査回路に接続し、前記検
査用端子に任意周波数の信号を発生する信号発生手段を
接続し、前記基板上の被検査回路から出力されるアナロ
グ信号の周波数特性を測定する測定手段を設け、前記信
号発生手段より任意周波数の信号を、前記検査用端子よ
り被検査端子にデジタル出力させ、前記測定手段により
前記被検査回路により出力されたアナログ信号の周波数
特性を測定し、前記測定手段により測定された測定結果
を判定値と比較し、前記基板上の被検査回路の実装状態
の良否を判定することとしたものである。

【００１１】この本発明によれば、時間的な作用を有す
被検査回路（部品）の実装状態の検査を可能とするとと
もに、ＩＣのコストを低減し、検査精度を向上させる基
板検査方法が得られる。

【００１２】

【実施の形態】本発明の請求項１に記載の発明は、集積
回路内に検査回路を組み込み、前記集積回路に接続さ
れ、その出力がアナログ信号である基板上の被検査回路
の実装状態の検査を行う基板検査方法であって、前記検
査回路として、検査用端子から入力された信号を被検査
端子にデジタル出力させる回路を組み込み、前記被検査
端子を前記被検査回路に接続し、前記検査用端子に任意
周波数の信号を発生する信号発生手段を接続し、前記基
板上の被検査回路から出力されるアナログ信号の周波数
特性を測定する測定手段を設け、前記信号発生手段より
任意周波数の信号を、前記検査用端子より被検査端子に
デジタル出力させ、前記測定手段により前記被検査回路
により出力されたアナログ信号の周波数特性を測定し、
前記測定手段により測定された測定結果を判定値と比較
し、前記基板上の被検査回路の実装状態の良否を判定す
ることとしたものであり、従来の検査手法ではできなか
った、その出力がアナログ信号である、時間的な作用を
有す被検査回路（アナログ回路など）の実装状態（部品
間の電気的接続、部品の特性など）の検査を行うことを
可能となるという作用を有する。

【００１３】また請求項２に記載の発明は、請求項１に
記載の発明であって、前記信号発生手段と周波数特性測
定手段との周波数を同期ながら変化させることを特徴と
したものであり、よりノイズなど外乱の影響の少ない高
い精度の検査が可能となるという作用を有する。

【００１４】また請求項３に記載の発明は、請求項１に
記載の発明であって、前記判定値を、正常な基板で測定
したデータを記憶し、この記憶したデータを統計処理し
て作成することとしたものであり、設計値からは求めに
くい部品特性ばらつきを補正した判定値が得られ、高精
度の検査が可能となるという作用を有する。

【００１５】また請求項４に記載の発明は、請求項１に
記載の発明であって、前記検査用端子への入力信号を、
アナログバウンダリイスキャンのアナログバスを用いて
入力することとしたものであり、アナログバウンダリイ
スキャンとの共存が容易となり、かつ、アナログＢＳＴ
のＩＣで必要となる高精度（低抵抗）のアナログスイッ
チを不要とし、検査全体の低コスト化を可能にするとい
う作用を有する。

【００１６】また請求項５に記載の発明は、集積回路内
に検査回路を組み込み、前記集積回路に接続され、その
出力がアナログ信号である基板上の被検査回路の実装状
態の検査を行う基板検査方法であって、前記検査回路と
して、任意周波数で発振するテスト回路を組込み、この
テスト回路の出力信号を被検査端子にデジタル出力させ
る回路を組み込み、前記被検査端子を前記被検査回路に
接続し、前記基板上の被検査回路から出力されるアナロ
グ信号の周波数特性を測定する測定手段を設け、前記テ
スト回路より任意周波数の信号を被検査端子にデジタル
出力させ、前記測定手段により前記被検査回路により出
力されたアナログ信号の周波数特性を測定し、前記測定
手段により測定された測定結果を判定値と比較し、前記
基板上の被検査回路の実装状態の良否を判定することと
したものであり、外部からの発振器入力を必要としない
低コスト高精度の検査が可能となるという作用を有す
る。

【００１７】また請求項６に記載の発明は、請求項１〜
請求項５のいずれかの基板検査方法を備えたことを特徴
とするものであり、集積回路の低コスト性と検査精度が
得られるという作用を有する。

【００１８】以下、本発明の実施の形態を図面に基づい
て説明する。なお、従来例の図８と同一の構成には同一
の符号を付して説明を省略する。 （実施の形態１）図１は本実施の形態１における基板検
査装置の構成を示すブロック図である。

【００１９】図１において、１１は本来の内部回路１２
の７ビットの出力と発振器２１の出力をそれぞれ切り替
える７台のスイッチ回路１３−１〜１３−７を組み込ん
だ集積回路（ＩＣ１）であり、集積回路１１から出力さ
れたディジタル信号はＤＡ変換器（ＩＣ２）１４により
アナログ信号に変換されて出力され、変換部５および出
力端子１０を介して出力される。出力端子１０を介して
出力された基板の外部出力（アナログ信号）は、スペク
トラムアナライザからなる計測装置２２へ入力される。
被検査回路は、ＤＡ変換器（ＩＣ２）１４と変換部５で
ある。

【００２０】また基板上に集積回路１１の各スイッチ回
路１３−１〜１３−７への発振器２１の信号を入力する
テストライン１５と各スイッチ回路１３の切り換え信号
を入力するコントロールライン１６が設けられており、
テストライン１５は集積回路１１の検査用端子１７に接
続されている。またスイッチ回路１３−１〜１３−７の
出力信号は、集積回路１１の被検査端子１８−１〜１８
−７より出力され、ＤＡ変換器（ＩＣ２）１４へ入力さ
れる。

【００２１】また検査制御部３０は、検査を実行するコ
ントロール部３３とコントロール部３３の検査結果と判
定値を記憶する判定値記憶部３４から構成されており、
基板上のコントロールライン１６にコントロール部３３
が接続される。またテストライン１５に発振器２１が接
続される。

【００２２】上記構成による基板検査の手順を図２のフ
ローチャートにしたがって説明する。 （ステップ１）（ステップ２）先ず、コントロール部３
３から集積回路（ＩＣ１）１１へスイッチ回路１３−１
（ｎ＝１）をテストライン１５側に接続するように指令
する。

【００２３】すると、発振器２１の一定の周波数の信号
が、集積回路１１のスイッチ回路１３−１、このスイッ
チ回路１３−１の被検査端子１８−１を介してＤＡ変換
器（ＩＣ２）１４の入力端子（Ｄ７）に入力され、ＤＡ
変換器１４のアナログ出力端子（ＯＵＴ）からある振幅
で一定の周波数のアナログ信号が出力され、この出力ア
ナログ信号は、次段の変換部５によって変換され基板の
出力端子１０から出力される。 （ステップ３）計測装置２２は、基板から入力されたア
ナログ信号より周波数分布を測定する。 （ステップ４）コントロール部３３において、この周波
数特性と判定値記憶部３４に予め登録された判定値とを
比較することにより、集積回路１１の被検査端子１８−
１とＤＡ変換器（ＩＣ２）１４の入力端子（Ｄ７）間の
電気的接続、ＤＡ変換器（ＩＣ２）１４のアナログ出力
端子（ＯＵＴ）と変換部５間の電気的接続、および帰還
抵抗８、コンデンサ９の値の検査（良否の判定）を行
う。

【００２４】たとえば、図３（Ｂ）に帰還抵抗８が大き
かった場合、図３（Ｃ）にコンデンサ９が大きかった場
合の出力波形の周波数特性を示す。帰還抵抗８の値に比
例して振幅は増減し、コンデンサ９の値に比例して周波
数は変化する。図３に示す周波数特性により帰還抵抗
８、コンデンサ９の良否の判定を行う。 （ステップ５）判定結果を判定値記憶部３１へ記憶す
る。 （ステップ６）コントロール部３３から集積回路（ＩＣ
１）１１へスイッチ回路１３−１（ｎ＝１）を内部回路
12側へ接続するように指令する。このことにより、スイ
ッチ回路１３−１は内部回路１２側へ切り換わる。 （ステップ７）（ステップ８）同じように各スイッチ回
路１３−２〜１３−７に対して上記ステップ１〜ステッ
プ８を繰り返すことにより、図中のすべての端子の電気
的接続と、帰還抵抗８、コンデンサ９の値の良否を判定
し、その検査結果を記憶する。

【００２５】この実施の形態１によれば、ＤＡ変換器１
４と変換部５のような時間的な作用を有す被検査回路の
検査（良否の判定）を行うことができ、また単なるスイ
ッチ回路１３のみを集積回路１１に組み込むだけでよい
ことから、ＩＣの低コスト化を実現できる。

【００２６】なお、計測装置２２はオシロスコープであ
っても入力波形の傾き、振幅などの測定により同じよう
に検査は可能である。なお、被検査回路はＤＡ変換器１
４と変換部５のようなアナログ回路でなくて、ＲＣ積分
を含むようなデジタル回路であっても同様に検査可能で
ある。 （実施の形態２）図４は本実施の形態２における基板検
査装置の構成を示すブロック図である。上記実施の形態
１の図１の構成と同一の構成には同一の符号を付して説
明を省略する。

【００２７】本実施の形態２は、実施の形態１の発振器
２１と計測装置２２に代えて、サーボアナライザ２３を
設け、サーボアナライザ２３により発振器２１に代えて
入力信号を順次変化させて、実施の形態１のステップ１
〜ステップ８を同様に行っている。

【００２８】ただし、ステップ３において、サーボアナ
ライザ２３により周波数分布を測定する際、サーボアナ
ライザ２３の測定周波数を同期させ計測している。この
ことにより、ノイズなど外乱の影響の少ない高い精度の
検査が可能となる。

【００２９】また、サーボアナライザ２３を使用するこ
とにより構成は一層簡単となる。 （実施の形態３）図５は本実施の形態３における基板検
査装置の構成を有すブロック図である。上記実施の形態
１の図１の構成と同一の構成には同一の符号を付して説
明を省略する。

【００３０】本実施の形態３は、実施の形態１において
基板の外部に設けた発振器２１に代えて、ある周波数で
発振するテスト回路を予め組み込んでおくものであり、
図５に示すように、発振器２１を基板内に設け、発振器
２１の出力周波数を分周し、スイッチ回路１３へ入力す
る分周器２４を集積回路１１内に設け、コントロール部
３３により分周器２４による分周比を指定してスイッチ
回路１３へ入力する周波数を変えるようにしている。

【００３１】検査手順は上記実施の形態１と同様であ
る。このように、予め発振器２１と分周器２４を基板と
集積回路１１内に組み込んでおくことにより、外部から
の発振器入力を必要とせず検査を可能としている。 （実施の形態４）本実施の形態４は、上記実施の形態１
の図１の構成において、その検査手順を変更するもので
ある。

【００３２】実施の形態４における基板検査手順を図６
のフローチャートにしたがって説明する。本実施の形態
４では、実施の形態１のステップ４において使用してい
る判定値を実際の基板で測定した値を判定値記憶部３４
に貯えて、判定に使用している。

【００３３】テストライン１５に発振器２１の出力を接
続し、まず、被検査基板として正しい部品実装状態が確
認された正常基板を検査装置にセットする。 （ステップ１）（ステップ２）先ず、コントロール部３
３から集積回路（ＩＣ１）１１へスイッチ回路１３−１
（ｎ＝１）をテストライン１５側に接続するように指令
する。

【００３４】すると、発振器２１の一定の周波数の信号
が、集積回路１１のスイッチ回路１３−１、このスイッ
チ回路１３−１の被検査端子１８−１を介してＤＡ変換
器（ＩＣ２）１４の入力端子（Ｄ７）に入力され、ＤＡ
変換器１４のアナログ出力端子（ＯＵＴ）からある振幅
で一定の周波数のアナログ信号が出力され、この出力ア
ナログ信号は、次段の変換部５によって変換され基板の
出力端子１０から出力される。 （ステップ３）計測装置２２は、基板から入力されたア
ナログ信号より周波数分布を測定する。 （ステップ４）この時の周波数特性を判定値記憶部３４
に記憶する。 （ステップ５）コントロール部３３により、この記憶さ
れた周波数特性に任意の許容値を増減し、最終の判定値
を設定する。 （ステップ６）この判定値を判定値記憶部３４へ記憶す
る。 （ステップ７）コントロール部３３から集積回路（ＩＣ
１）１１へスイッチ回路１３−１（ｎ＝１）を内部回路
１２に接続するように指令する。このことにより、スイ
ッチ回路１３−１は内部回路１２側へ切り換わる。 （ステップ８）（ステップ９）同じように各スイッチ回
路１３−２〜１３−７に対してこのステップ１〜ステッ
プ９を繰り返すことにより、各スイッチ回路１３毎の判
定値が設定される。

【００３５】次に正常基板に代えて被検査基板を検査装
置へセットする。以下のステップ１０〜ステップ１７
は、実施の形態１のステップ１〜ステップ８と同じであ
る（説明を省略する）。

【００３６】このように、正常基板から判定値を形成す
ることにより、実施の形態１と比較して、設計値からは
求めにくい部品特性ばらつきを補正する判定値を設定で
き、高精度の検査を行うことができる。

【００３７】なお、ステップ５にて設定した判定値およ
び許容値は、検査中にステップ１４において検査結果値
を貯え、設計値も加味して統計処理を加えて検査判定値
（中心値、および許容値）を随時変更することにより、
一層高精度な検査が可能である。

【００３８】また、周波数分布の測定値から、許容値を
厳しく設定して許容値を越えそうな場合の注意値を求め
ることもでき、この場合も一層高精度な検査が可能であ
る。また、被検査回路はＤＡ変換器１４とオペアンプ６
のようなアナログ回路でなくて、ＲＣ積分を含むデジタ
ル回路であっても同様に検査可能である。 （実施の形態５）図７は本実施の形態５における基板検
査装置の構成を示すブロック図である。上記実施の形態
１の図１の構成と同一の構成には同一の符号を付して説
明を省略する。

【００３９】本実施の形態５は、実施の形態１のテスト
ライン１５をアナログバウンダリイスキャンのアナログ
テストバス２５を使用して検査を行っている。また発振
器２１に代えて、アナログ信号発生器２６を設けてい
る。

【００４０】検査手順は上記実施の形態１と同様であ
る。この構成により、アナログバウンダリイスキャンと
の共存が容易となり、かつ、アナログＢＳＴの集積回路
（ＩＣ）で必要となる高精度（低抵抗）のアナログスイ
ッチを不要とし、検査全体の低コスト化を可能としてい
る。

【００４１】

【発明の効果】以上のように本発明によれば、時間的な
作用を有す被検査回路の実装状態の検査を可能とすると
ともに、集積回路（ＩＣ）のコストを低減でき、検査精
度を向上できるという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における基板検査装置の
構成を示すブロック図である。

【図２】同基板検査装置の基板検査手順を説明するフロ
ーチャートである。

【図３】同基板検査装置の出力波形の一例を示す特性図
である。

【図４】本発明の実施の形態２における基板検査装置の
構成を示すブロック図である。

【図５】本発明の実施の形態３における基板検査装置の
構成を示すブロック図である。

【図６】本発明の実施の形態４における基板検査装置の
基板検査手順を説明するフローチャートである。

【図７】本発明の実施の形態５における基板検査装置の
構成を示すブロック図である。

【図８】従来の基板検査装置の構成を示すブロック図で
ある。

【符号の説明】

５ 変換部（被検査回路） ６ オペアンプ ７ 抵抗 ８ 帰還抵抗 ９ コンデンサ １０ 基板出力端子 １１ 集積回路（ＩＣ１） １２ ＩＣ内部回路 １３ スイッチ回路（検査回路） １４ ＤＡ変換器（ＩＣ２）（被検査回路） １５ テストライン １６ コントロールライン １７ 検査用端子 １８ 被検査用端子 ２１ 発振器（信号発生手段） ２２ 計測装置（測定手段） ２３ サーボアナライザ（信号発生手段） ２４ 分周器（検査回路） ２５ アナログテストバス ２６ アナログ信号発生器（信号発生手段） ３０ 検査制御部 ３３ コントロール部 ３４ 判定値記憶部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 集積回路内に検査回路を組み込み、前記
   集積回路に接続され、その出力がアナログ信号である基
   板上の被検査回路の実装状態の検査を行う基板検査方法
   であって、 前記検査回路として、検査用端子から入力された信号を
   被検査端子にデジタル出力させる回路を組み込み、 前記被検査端子を前記被検査回路に接続し、 前記検査用端子に任意周波数の信号を発生する信号発生
   手段を接続し、 前記基板上の被検査回路から出力されるアナログ信号の
   周波数特性を測定する測定手段を設け、 前記信号発生手段より任意周波数の信号を、前記検査用
   端子より被検査端子にデジタル出力させ、前記測定手段
   により前記被検査回路により出力されたアナログ信号の
   周波数特性を測定し、前記測定手段により測定された測
   定結果を判定値と比較し、前記基板上の被検査回路の実
   装状態の良否を判定することを特徴とする基板検査方
   法。
2. 【請求項２】 前記信号発生手段と測定手段との周波数
   を同期ながら変化させることを特徴とする請求項１記載
   の基板検査方法。
3. 【請求項３】 前記判定値を、正常な基板で測定したデ
   ータを記憶し、この記憶したデータを統計処理して作成
   することを特徴とする請求項１記載の基板検査方法。
4. 【請求項４】 前記検査用端子への入力信号を、アナロ
   グバウンダリイスキャンのアナログバスを用いて入力す
   ることを特徴とする請求項１記載の基板検査方法。
5. 【請求項５】 集積回路内に検査回路を組み込み、前記
   集積回路に接続され、その出力がアナログ信号である基
   板上の被検査回路の実装状態の検査を行う基板検査方法
   であって、 前記検査回路として、任意周波数で発振するテスト回路
   を組込み、このテスト回路の出力信号を被検査端子にデ
   ジタル出力させる回路を組み込み、 前記被検査端子を前記被検査回路に接続し、 前記基板上の被検査回路から出力されるアナログ信号の
   周波数特性を測定する測定手段を設け、 前記テスト回路より任意周波数の信号を被検査端子にデ
   ジタル出力させ、前記測定手段により前記被検査回路に
   より出力されたアナログ信号の周波数特性を測定し、前
   記測定手段により測定された測定結果を判定値と比較
   し、前記基板上の被検査回路の実装状態の良否を判定す
   ることを特徴とする基板検査方法。
6. 【請求項６】 請求項１〜請求項５のいずれかの基板検
   査方法を備えたことを特徴とする基板検査装置。