JPH05297061A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05297061A JPH05297061A JP3037054A JP3705491A JPH05297061A JP H05297061 A JPH05297061 A JP H05297061A JP 3037054 A JP3037054 A JP 3037054A JP 3705491 A JP3705491 A JP 3705491A JP H05297061 A JPH05297061 A JP H05297061A
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- analog
- digital data
- test
- semiconductor integrated
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 アナログ・ディジタル混在の半導体集積回路
のテストを効率良く行なう。 【構成】 アナログ・ディジタル混在の半導体集積回路
１内のＤ／Ａコンバータ４のアナログ信号出力端子とＡ
／Ｄコンバータ３のアナログ信号入力端子をアナログ入
出力短絡スイッチ９に接続する。テスト時に、ＤＳＰ２
の制御でアナログ入出力短絡スイッチ９を短絡し、一連
の基準ディジタルデータをＤ／Ａコンバータ４のディジ
タル信号入力端子に与え、Ａ／Ｄコンバータ３のディジ
タル信号出力端子から出力されるディジタルデータに対
してＦ．Ｆ．Ｔ．を行なったものを予め求められた期待
値と比較してＡ／Ｄコンバータ３，Ｄ／Ａコンバータ４
のテストを行なう。 【効果】 アナログ・ディジタル混在の半導体集積回路
のテストを外部に測定器を接続することなく容易に、ま
た効率良く行なうことができる。
のテストを効率良く行なう。 【構成】 アナログ・ディジタル混在の半導体集積回路
１内のＤ／Ａコンバータ４のアナログ信号出力端子とＡ
／Ｄコンバータ３のアナログ信号入力端子をアナログ入
出力短絡スイッチ９に接続する。テスト時に、ＤＳＰ２
の制御でアナログ入出力短絡スイッチ９を短絡し、一連
の基準ディジタルデータをＤ／Ａコンバータ４のディジ
タル信号入力端子に与え、Ａ／Ｄコンバータ３のディジ
タル信号出力端子から出力されるディジタルデータに対
してＦ．Ｆ．Ｔ．を行なったものを予め求められた期待
値と比較してＡ／Ｄコンバータ３，Ｄ／Ａコンバータ４
のテストを行なう。 【効果】 アナログ・ディジタル混在の半導体集積回路
のテストを外部に測定器を接続することなく容易に、ま
た効率良く行なうことができる。
Description
【０００１】
【産業上の利用分野】この発明はアナログ・ディジタル
混在の半導体集積回路のテストに関するものである。
混在の半導体集積回路のテストに関するものである。
【０００２】
【従来の技術】近年の半導体集積回路技術の向上にとも
ないアナログ回路とディジタル回路を混在させた、いわ
ゆるアナログ・ディジタル混在半導体集積回路が多岐に
わたり出現してきた。それにともない、このアナログ・
ディジタル混在半導体集積回路のテストを効率よく行な
う必要が出てきた。
ないアナログ回路とディジタル回路を混在させた、いわ
ゆるアナログ・ディジタル混在半導体集積回路が多岐に
わたり出現してきた。それにともない、このアナログ・
ディジタル混在半導体集積回路のテストを効率よく行な
う必要が出てきた。
【０００３】現在、ディジタル回路においては、テスト
の効率化の一手法として自己診断技術がある。この自己
診断技術には様々な手法が存在しており、これを用いる
ことでテストを効率的に行なうことが可能である。
の効率化の一手法として自己診断技術がある。この自己
診断技術には様々な手法が存在しており、これを用いる
ことでテストを効率的に行なうことが可能である。
【０００４】また、ディジタル回路では入力される値に
対して出力される値が一意的に決まる。この値はあらか
じめ論理シミュレーションなどで求めることが可能であ
り、期待値と呼ばれている。テスト時にこの期待値と、
テストされる半導体集積回路内のディジタル回路から出
力される値とを比較し、その結果として一意的に良否の
判定を行なうことができる。
対して出力される値が一意的に決まる。この値はあらか
じめ論理シミュレーションなどで求めることが可能であ
り、期待値と呼ばれている。テスト時にこの期待値と、
テストされる半導体集積回路内のディジタル回路から出
力される値とを比較し、その結果として一意的に良否の
判定を行なうことができる。
【０００５】
【発明が解決しようとする課題】従来のアナログ・ディ
ジタル混在の半導体集積回路では、ディジタル回路のテ
ストは以上のような方法で行われるが、アナログ回路の
場合、アナログ回路を構成する個々の素子のバラツキが
アナログ回路の性能に大きく影響を与える。また、外部
からテストを行なう際の測定系の配線や外付け素子の性
能など、テスト環境或いはテスト治具による影響も大き
い。
ジタル混在の半導体集積回路では、ディジタル回路のテ
ストは以上のような方法で行われるが、アナログ回路の
場合、アナログ回路を構成する個々の素子のバラツキが
アナログ回路の性能に大きく影響を与える。また、外部
からテストを行なう際の測定系の配線や外付け素子の性
能など、テスト環境或いはテスト治具による影響も大き
い。
【０００６】このため、回路性能の良否の判定をディジ
タル回路のように一意的に決めることができず、良否の
判定基準がある範囲を持つ。また、ディジタル回路での
期待値に相当するものがアナログ回路では作成できな
い。よって、アナログ・ディジタル混在の半導体集積回
路では、アナログ及びディジタル回路を含めた効率よい
テストを行うことが困難であるという問題点があった。
タル回路のように一意的に決めることができず、良否の
判定基準がある範囲を持つ。また、ディジタル回路での
期待値に相当するものがアナログ回路では作成できな
い。よって、アナログ・ディジタル混在の半導体集積回
路では、アナログ及びディジタル回路を含めた効率よい
テストを行うことが困難であるという問題点があった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、テストを効率よく行なうことの
できるアナログ・ディジタル混在の半導体集積回路を得
ることを目的としている。
ためになされたもので、テストを効率よく行なうことの
できるアナログ・ディジタル混在の半導体集積回路を得
ることを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、アナログ信号をディジタルデータに変換する
Ａ／Ｄコンバータと、ディジタルデータをアナログ信号
に変換するＤ／Ａコンバータと、Ａ／Ｄコンバータのア
ナログ信号入力端子とＤ／Ａコンバータのアナログ信号
出力端子との間に設けられた接続手段と、テスト時に接
続手段を導通させ、Ｄ／Ａコンバータのディジタルデー
タ入力端子に基準ディジタルデータを与え、Ａ／Ｄコン
バータのディジタルデータ出力端子から出力されるディ
ジタルデータに基づきＡ／Ｄ及びＤ／Ａコンバータの良
否を判定する判定手段とを備えて構成されている。
積回路は、アナログ信号をディジタルデータに変換する
Ａ／Ｄコンバータと、ディジタルデータをアナログ信号
に変換するＤ／Ａコンバータと、Ａ／Ｄコンバータのア
ナログ信号入力端子とＤ／Ａコンバータのアナログ信号
出力端子との間に設けられた接続手段と、テスト時に接
続手段を導通させ、Ｄ／Ａコンバータのディジタルデー
タ入力端子に基準ディジタルデータを与え、Ａ／Ｄコン
バータのディジタルデータ出力端子から出力されるディ
ジタルデータに基づきＡ／Ｄ及びＤ／Ａコンバータの良
否を判定する判定手段とを備えて構成されている。
【０００９】
【作用】この発明においては、Ａ／Ｄコンバータによっ
て、アナログ信号をディジタルデータに変換し、Ｄ／Ａ
コンバータによって、ディジタルデータをアナログ信号
に変換し、接続手段を、Ａ／Ｄコンバータのアナログ信
号入力端子とＤ／Ａコンバータのアナログ信号出力端子
との間に設け、判定手段によって、テスト時に接続手段
を導通させ、Ｄ／Ａコンバータのディジタルデータ入力
端子に基準ディジタルデータを与え、Ａ／Ｄコンバータ
のディジタルデータ出力端子から出力されるディジタル
データに基づきＡ／Ｄ及びＤ／Ａコンバータの良否を判
定しているので、スイッチを短絡することによって、半
導体集積回路内部でＤ／ＡコンバータとＡ／Ｄコンバー
タそれぞれのテストを行なうことができる。
て、アナログ信号をディジタルデータに変換し、Ｄ／Ａ
コンバータによって、ディジタルデータをアナログ信号
に変換し、接続手段を、Ａ／Ｄコンバータのアナログ信
号入力端子とＤ／Ａコンバータのアナログ信号出力端子
との間に設け、判定手段によって、テスト時に接続手段
を導通させ、Ｄ／Ａコンバータのディジタルデータ入力
端子に基準ディジタルデータを与え、Ａ／Ｄコンバータ
のディジタルデータ出力端子から出力されるディジタル
データに基づきＡ／Ｄ及びＤ／Ａコンバータの良否を判
定しているので、スイッチを短絡することによって、半
導体集積回路内部でＤ／ＡコンバータとＡ／Ｄコンバー
タそれぞれのテストを行なうことができる。
【００１０】
【実施例】図１はこの発明の一実施例を示すアナログ・
ディジタル混在の半導体集積回路のブロック図である。
同図に示すように、半導体集積回路１内にディジタル信
号処理プロセッサ（以下ＤＳＰと称する。）２が実装さ
れており、このＤＳＰ２とＡ／Ｄコンバータ３，Ｄ／Ａ
コンバータ４及びメモリ５がディジタルデータバス６に
よって接続されている。また、ＤＳＰ２とメモリ５がメ
モリ制御信号線７によって接続されている。
ディジタル混在の半導体集積回路のブロック図である。
同図に示すように、半導体集積回路１内にディジタル信
号処理プロセッサ（以下ＤＳＰと称する。）２が実装さ
れており、このＤＳＰ２とＡ／Ｄコンバータ３，Ｄ／Ａ
コンバータ４及びメモリ５がディジタルデータバス６に
よって接続されている。また、ＤＳＰ２とメモリ５がメ
モリ制御信号線７によって接続されている。
【００１１】Ａ／Ｄコンバータ３にはアナログ信号入力
端子１１からアナログ信号が与えられており、Ｄ／Ａコ
ンバータ４が出力するディジタル信号がアナログ信号出
力端子１２に与えられている。
端子１１からアナログ信号が与えられており、Ｄ／Ａコ
ンバータ４が出力するディジタル信号がアナログ信号出
力端子１２に与えられている。
【００１２】このアナログ信号入力端子１１とアナログ
信号出力端子１２とが半導体集積回路１内のアナログ入
出力短絡スイッチ９の両端子に接続されており、アナロ
グ入出力短絡スイッチ９の短絡制御端子にはＤＳＰ２が
接続されている。
信号出力端子１２とが半導体集積回路１内のアナログ入
出力短絡スイッチ９の両端子に接続されており、アナロ
グ入出力短絡スイッチ９の短絡制御端子にはＤＳＰ２が
接続されている。
【００１３】さらに、ＤＳＰ２が出力するFail信号がFa
il信号出力端子１０に与えられている。
il信号出力端子１０に与えられている。
【００１４】次に図１の半導体集積回路をテストする際
の手順について説明する。図２はテストの手順を示すフ
ローチャートである。なお、このテストの手順を規定す
るプログラムはＤＳＰ２内部に書き込まれている。
の手順について説明する。図２はテストの手順を示すフ
ローチャートである。なお、このテストの手順を規定す
るプログラムはＤＳＰ２内部に書き込まれている。
【００１５】まず同図に示すように、ＤＳＰ２の自己診
断が周知の手法により実行される。このＤＳＰ２の自己
診断結果がFailの場合、次のテストを続行することがで
きないため、ＤＳＰ２がFail信号出力端子１０に出力す
るFail信号をオン（Failフラグを立てる）にしてテスト
を終了する。
断が周知の手法により実行される。このＤＳＰ２の自己
診断結果がFailの場合、次のテストを続行することがで
きないため、ＤＳＰ２がFail信号出力端子１０に出力す
るFail信号をオン（Failフラグを立てる）にしてテスト
を終了する。
【００１６】ＤＳＰ２の自己診断の結果がPassの場合、
次にメモリ５のテストを周知の手法により行なう。メモ
リ５のテストはＤＳＰ２からメモリ５に対して出力され
るメモリ制御信号線７上の信号とディジタルデータバス
６上の信号によって実行される。このメモリ５のテスト
がFailの場合、次のテストを続行することができないた
め、ＤＳＰ２はFail信号出力端子１０に出力するFail信
号をオン（Failフラグを立てる）にしてテストを終了す
る。
次にメモリ５のテストを周知の手法により行なう。メモ
リ５のテストはＤＳＰ２からメモリ５に対して出力され
るメモリ制御信号線７上の信号とディジタルデータバス
６上の信号によって実行される。このメモリ５のテスト
がFailの場合、次のテストを続行することができないた
め、ＤＳＰ２はFail信号出力端子１０に出力するFail信
号をオン（Failフラグを立てる）にしてテストを終了す
る。
【００１７】メモリ５のテスト結果がPassの場合、次に
ＤＳＰ２はアナログ入出力短絡信号線８を活性化するこ
とによって、アナログ入出力短絡スイッチ９を導通さ
せ、Ｄ／Ａコンバータ４のアナログ出力とＡ／Ｄコンバ
ータ３のアナログ入力とを短絡させ、半導体集積回路１
内のアナログ回路であるＡ／Ｄコンバータ３及びＤ／Ａ
コンバータ４のテストを行なう。
ＤＳＰ２はアナログ入出力短絡信号線８を活性化するこ
とによって、アナログ入出力短絡スイッチ９を導通さ
せ、Ｄ／Ａコンバータ４のアナログ出力とＡ／Ｄコンバ
ータ３のアナログ入力とを短絡させ、半導体集積回路１
内のアナログ回路であるＡ／Ｄコンバータ３及びＤ／Ａ
コンバータ４のテストを行なう。
【００１８】テストの手順は次の通りである。すなわ
ち、メモリ５に記憶されているテストの基準となるアナ
ログ信号に相当する一連の基準ディジタルデータが順
次、ディジタルデータバス６を介してＤＳＰ２により読
み出され、Ｄ／Ａコンバータ４に与えられる。Ｄ／Ａコ
ンバータ４はこの一連の基準ディジタルデータをアナロ
グ信号に変換する。Ｄ／Ａコンバータ４のアナログ出力
信号線はアナログ入出力短絡スイッチ９によってＡ／Ｄ
コンバータ３のアナログ入力信号線に接続されているの
で、Ｄ／Ａコンバータ４でアナログ信号に変換された基
準ディジタルデータはＡ／Ｄコンバータ３で再びディジ
タルデータに変換される。
ち、メモリ５に記憶されているテストの基準となるアナ
ログ信号に相当する一連の基準ディジタルデータが順
次、ディジタルデータバス６を介してＤＳＰ２により読
み出され、Ｄ／Ａコンバータ４に与えられる。Ｄ／Ａコ
ンバータ４はこの一連の基準ディジタルデータをアナロ
グ信号に変換する。Ｄ／Ａコンバータ４のアナログ出力
信号線はアナログ入出力短絡スイッチ９によってＡ／Ｄ
コンバータ３のアナログ入力信号線に接続されているの
で、Ｄ／Ａコンバータ４でアナログ信号に変換された基
準ディジタルデータはＡ／Ｄコンバータ３で再びディジ
タルデータに変換される。
【００１９】この変換された一連のディジタルデータは
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対して、高速フーリ
エ変換（Ｆ．Ｆ．Ｔ．）処理を行ない、その周波数成分
を得る。このＦ．Ｆ．Ｔ．処理の結果と、予め求められ
た所定の値（期待値）が比較され、ＤＳＰ２はこの比較
結果が所定の範囲に収まればテストを終了させ、所定の
範囲に収まらなければFail信号出力端子１０に出力する
Fail信号をオン（Failフラグを立てる）にしてテストを
終了する。したがって、この一連のテストのPass或いは
Failの情報はFail信号出力端子１０を監視することで知
ることができる。
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対して、高速フーリ
エ変換（Ｆ．Ｆ．Ｔ．）処理を行ない、その周波数成分
を得る。このＦ．Ｆ．Ｔ．処理の結果と、予め求められ
た所定の値（期待値）が比較され、ＤＳＰ２はこの比較
結果が所定の範囲に収まればテストを終了させ、所定の
範囲に収まらなければFail信号出力端子１０に出力する
Fail信号をオン（Failフラグを立てる）にしてテストを
終了する。したがって、この一連のテストのPass或いは
Failの情報はFail信号出力端子１０を監視することで知
ることができる。
【００２０】一般に、ＤＳＰ２はＦ．Ｆ．Ｔ．を効率よ
く処理することができ、またＦ．Ｆ．Ｔ．の処理プログ
ラムも容易に作成できる。場合によってはすでにＤＳＰ
２内部に関数定義されていることもあり、その関数を呼
び出すことによって処理することができる。
く処理することができ、またＦ．Ｆ．Ｔ．の処理プログ
ラムも容易に作成できる。場合によってはすでにＤＳＰ
２内部に関数定義されていることもあり、その関数を呼
び出すことによって処理することができる。
【００２１】また、アナログ回路のテストのためのプロ
グラムは、前述のＤＳＰ２の自己診断及びメモリ５のテ
ストを記述したプログラムに続いて記述しておけば、Ｄ
ＳＰ２の自己診断及びメモリ５のテストの後にアナログ
回路のテストを続けて行なうことができる。また、Ｆ．
Ｆ．Ｔ．の結果が所定の範囲にあることは条件判断を用
いて容易に判断することができる。
グラムは、前述のＤＳＰ２の自己診断及びメモリ５のテ
ストを記述したプログラムに続いて記述しておけば、Ｄ
ＳＰ２の自己診断及びメモリ５のテストの後にアナログ
回路のテストを続けて行なうことができる。また、Ｆ．
Ｆ．Ｔ．の結果が所定の範囲にあることは条件判断を用
いて容易に判断することができる。
【００２２】次にこの発明の他の実施例について説明す
る。図３はこの発明の他の実施例を示す半導体集積回路
のブロック図である。図３ではディジタルデータバス６
にディジタルデータ入出力端子１３ａないし１３ｎが付
加されたことと、ＤＳＰ２とメモリ５を接続するメモリ
制御信号線が省かれたこと以外は図１と同様の構成であ
るので、その説明は省略する。
る。図３はこの発明の他の実施例を示す半導体集積回路
のブロック図である。図３ではディジタルデータバス６
にディジタルデータ入出力端子１３ａないし１３ｎが付
加されたことと、ＤＳＰ２とメモリ５を接続するメモリ
制御信号線が省かれたこと以外は図１と同様の構成であ
るので、その説明は省略する。
【００２３】次に、図３の半導体集積回路をテストする
際の手順について説明する。図４及び図５は図３の半導
体集積回路のテストの手順を示すフローチャートであ
る。同図に示すように、まずディジタルデータ入出力端
子１３ａないし１３ｎに接続された外部テストシステム
によってＤＳＰ２のテストが周知の方法で実行される。
際の手順について説明する。図４及び図５は図３の半導
体集積回路のテストの手順を示すフローチャートであ
る。同図に示すように、まずディジタルデータ入出力端
子１３ａないし１３ｎに接続された外部テストシステム
によってＤＳＰ２のテストが周知の方法で実行される。
【００２４】ＤＳＰ２のテスト結果がFailの場合、ＤＳ
Ｐ２がFail信号出力端子１０に出力するFail信号をオン
にしてテストを終了する。
Ｐ２がFail信号出力端子１０に出力するFail信号をオン
にしてテストを終了する。
【００２５】ＤＳＰ２の自己診断の結果がPassの場合、
次にメモリ５のテストを行なう。メモリ５のテストも同
じように外部テストシステムによって周知の方法で行わ
れる。このメモリ５のテストがFailの場合、ＤＳＰ２は
Fail信号出力端子１０に出力するFail信号をオンにして
テストを終了する。
次にメモリ５のテストを行なう。メモリ５のテストも同
じように外部テストシステムによって周知の方法で行わ
れる。このメモリ５のテストがFailの場合、ＤＳＰ２は
Fail信号出力端子１０に出力するFail信号をオンにして
テストを終了する。
【００２６】メモリ５のテスト結果がPassの場合、基準
となるアナログ信号に相当する一連の基準ディジタルデ
ータが外部からディジタルデータ入出力端子１３ａない
し１３ｎを介してメモリ５にストアされるとともに、Ａ
／Ｄコンバータ３およびＤ／Ａコンバータ４のアナログ
回路評価用プログラムが同じように外部からディジタル
データ入出力端子１３ａないし１３ｎを介してＤＳＰ２
にロードされる。
となるアナログ信号に相当する一連の基準ディジタルデ
ータが外部からディジタルデータ入出力端子１３ａない
し１３ｎを介してメモリ５にストアされるとともに、Ａ
／Ｄコンバータ３およびＤ／Ａコンバータ４のアナログ
回路評価用プログラムが同じように外部からディジタル
データ入出力端子１３ａないし１３ｎを介してＤＳＰ２
にロードされる。
【００２７】次にＤＳＰ２にロードされたアナログ回路
評価用プログラムが実行される。まずＤＳＰ２はアナロ
グ入出力短絡信号線８を活性化することによってアナロ
グ入出力短絡スイッチ９を導通させ、Ｄ／Ａコンバータ
４のアナログ出力とＡ／Ｄコンバータ３のアナログ入力
とを短絡させる。次に、外部からメモリ５にストアされ
た一連の基準ディジタルデータがディジタルデータバス
６を介してＤＳＰ２により読み出され、Ｄ／Ａコンバー
タ４に与えられる。Ｄ／Ａコンバータ４はこの一連の基
準ディジタルデータをアナログ信号に変換する。Ｄ／Ａ
コンバータ４のアナログ出力信号線はアナログ入出力短
絡スイッチ９によってＡ／Ｄコンバータ３のアナログ入
力信号線に接続されているので、Ｄ／Ａコンバータ４で
アナログ信号に変換された基準ディジタルデータはＡ／
Ｄコンバータ３で再びディジタルデータに変換される。
評価用プログラムが実行される。まずＤＳＰ２はアナロ
グ入出力短絡信号線８を活性化することによってアナロ
グ入出力短絡スイッチ９を導通させ、Ｄ／Ａコンバータ
４のアナログ出力とＡ／Ｄコンバータ３のアナログ入力
とを短絡させる。次に、外部からメモリ５にストアされ
た一連の基準ディジタルデータがディジタルデータバス
６を介してＤＳＰ２により読み出され、Ｄ／Ａコンバー
タ４に与えられる。Ｄ／Ａコンバータ４はこの一連の基
準ディジタルデータをアナログ信号に変換する。Ｄ／Ａ
コンバータ４のアナログ出力信号線はアナログ入出力短
絡スイッチ９によってＡ／Ｄコンバータ３のアナログ入
力信号線に接続されているので、Ｄ／Ａコンバータ４で
アナログ信号に変換された基準ディジタルデータはＡ／
Ｄコンバータ３で再びディジタルデータに変換される。
【００２８】この変換された一連のディジタルデータは
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対してＦ．Ｆ．Ｔ．
処理を行い、その周波数成分を得る。このＦ．Ｆ．Ｔ．
処理の結果と、予め求められた期待値が比較され、ＤＳ
Ｐ２はこの比較結果が所定の範囲に収まればテストを終
了させ、所定の範囲に収まらなければFail信号出力端子
１０に出力するFail信号をオンにしてテストを終了す
る。したがって、この一連のテストのPass或いはFailの
情報はFail信号出力端子１０を監視することで知ること
ができる。
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対してＦ．Ｆ．Ｔ．
処理を行い、その周波数成分を得る。このＦ．Ｆ．Ｔ．
処理の結果と、予め求められた期待値が比較され、ＤＳ
Ｐ２はこの比較結果が所定の範囲に収まればテストを終
了させ、所定の範囲に収まらなければFail信号出力端子
１０に出力するFail信号をオンにしてテストを終了す
る。したがって、この一連のテストのPass或いはFailの
情報はFail信号出力端子１０を監視することで知ること
ができる。
【００２９】
【発明の効果】以上のように、この発明によればアナロ
グ信号をディジタルデータに変換するＡ／Ｄコンバータ
と、ディジタルデータをアナログ信号に変換するＤ／Ａ
コンバータと、Ａ／Ｄコンバータのアナログ信号入力端
子とＤ／Ａコンバータのアナログ信号出力端子との間に
設けられた接続手段と、テスト時に接続手段を導通さ
せ、Ｄ／Ａコンバータのディジタルデータ入力端子に基
準ディジタルデータを与え、Ａ／Ｄコンバータのディジ
タルデータ出力端子から出力されるディジタルデータに
基づきＡ／Ｄ及びＤ／Ａコンバータの良否を判定する判
定手段とを設けたので、Ａ／ＤコンバータとＤ／Ａコン
バータのテストのために外部に測定系を接続する必要が
なく、外部のテスト環境に影響を受けずに、Ａ／Ｄコン
バータとＤ／Ａコンバータの試験を効率良く行なうこと
ができるという効果がある。
グ信号をディジタルデータに変換するＡ／Ｄコンバータ
と、ディジタルデータをアナログ信号に変換するＤ／Ａ
コンバータと、Ａ／Ｄコンバータのアナログ信号入力端
子とＤ／Ａコンバータのアナログ信号出力端子との間に
設けられた接続手段と、テスト時に接続手段を導通さ
せ、Ｄ／Ａコンバータのディジタルデータ入力端子に基
準ディジタルデータを与え、Ａ／Ｄコンバータのディジ
タルデータ出力端子から出力されるディジタルデータに
基づきＡ／Ｄ及びＤ／Ａコンバータの良否を判定する判
定手段とを設けたので、Ａ／ＤコンバータとＤ／Ａコン
バータのテストのために外部に測定系を接続する必要が
なく、外部のテスト環境に影響を受けずに、Ａ／Ｄコン
バータとＤ／Ａコンバータの試験を効率良く行なうこと
ができるという効果がある。
【図１】この発明の一実施例を示す半導体集積回路のブ
ロック図である。
ロック図である。
【図２】図１の半導体集積回路のテスト手順を示すフロ
ーチャートである。
ーチャートである。
【図３】この発明の他の実施例を示す半導体集積回路の
ブロック図である。
ブロック図である。
【図４】図３の半導体集積回路のテスト手順を示すフロ
ーチャートである。
ーチャートである。
【図５】図３の半導体集積回路のテスト手順を示すフロ
ーチャートである。
ーチャートである。
１ 半導体集積回路 ２ ＤＳＰ ３ Ａ／Ｄコンバータ ４ Ｄ／Ａコンバータ ５ メモリ ６ ディジタルデータバス ７ メモリ制御信号線 ８ アナログ入出力短絡信号線 ９ アナログ入出力短絡スイッチ １０ Fail信号出力端子 １１ アナログ信号入力端子 １２ アナログ信号出力端子 １３ａ〜１３ｎ ディジタルデータ入出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１０月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【作用】この発明においては、Ａ／Ｄコンバータによっ
て、アナログ信号をディジタルデータに変換し、Ｄ／Ａ
コンバータによって、ディジタルデータをアナログ信号
に変換し、接続手段を、Ａ／Ｄコンバータのアナログ信
号入力端子とＤ／Ａコンバータのアナログ信号出力端子
との間に設け、テスト時に接続手段を導通させ、Ｄ／Ａ
コンバータのディジタルデータ入力端子に基準ディジタ
ルデータを与え、Ａ／Ｄコンバータのディジタルデータ
出力端子から出力されるディジタルデータに基づきＡ／
Ｄ及びＤ／Ａコンバータの良否を判定しているので、ス
イッチを短絡することによって、半導体集積回路内部で
Ｄ／ＡコンバータとＡ／Ｄコンバータそれぞれのテスト
を行なうことができる。
て、アナログ信号をディジタルデータに変換し、Ｄ／Ａ
コンバータによって、ディジタルデータをアナログ信号
に変換し、接続手段を、Ａ／Ｄコンバータのアナログ信
号入力端子とＤ／Ａコンバータのアナログ信号出力端子
との間に設け、テスト時に接続手段を導通させ、Ｄ／Ａ
コンバータのディジタルデータ入力端子に基準ディジタ
ルデータを与え、Ａ／Ｄコンバータのディジタルデータ
出力端子から出力されるディジタルデータに基づきＡ／
Ｄ及びＤ／Ａコンバータの良否を判定しているので、ス
イッチを短絡することによって、半導体集積回路内部で
Ｄ／ＡコンバータとＡ／Ｄコンバータそれぞれのテスト
を行なうことができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】この変換された一連のディジタルデータは
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対して、高速フーリ
エ変換（Ｆ．Ｆ．Ｔ．）処理を行ない、その周波数成分
を得る。このＦ．Ｆ．Ｔ．処理の結果と、予め決められ
た所定の値（期待値）が比較され、ＤＳＰ２はこの比較
結果が所定の範囲に収まればテストを終了させ、所定の
範囲に収まらなければFail信号出力端子１０に出力する
Fail信号をオン（Failフラグを立てる）にしてテストを
終了する。したがって、この一連のテストのPass或いは
Failの情報はFail信号出力端子１０を監視することで知
ることができる。
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対して、高速フーリ
エ変換（Ｆ．Ｆ．Ｔ．）処理を行ない、その周波数成分
を得る。このＦ．Ｆ．Ｔ．処理の結果と、予め決められ
た所定の値（期待値）が比較され、ＤＳＰ２はこの比較
結果が所定の範囲に収まればテストを終了させ、所定の
範囲に収まらなければFail信号出力端子１０に出力する
Fail信号をオン（Failフラグを立てる）にしてテストを
終了する。したがって、この一連のテストのPass或いは
Failの情報はFail信号出力端子１０を監視することで知
ることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】この変換された一連のディジタルデータは
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対してＦ．Ｆ．Ｔ．
処理を行い、その周波数成分を得る。このＦ．Ｆ．Ｔ．
処理の結果と、予め決められた期待値が比較され、ＤＳ
Ｐ２はこの比較結果が所定の範囲に収まればテストを終
了させ、所定の範囲に収まらなければFail信号出力端子
１０に出力するFail信号をオンにしてテストを終了す
る。したがって、この一連のテストのPass或いはFailの
情報はFail信号出力端子１０を監視することで知ること
ができる。
ディジタルデータバス６を介してＤＳＰ２に与えられ、
ＤＳＰ２はこのディジタルデータに対してＦ．Ｆ．Ｔ．
処理を行い、その周波数成分を得る。このＦ．Ｆ．Ｔ．
処理の結果と、予め決められた期待値が比較され、ＤＳ
Ｐ２はこの比較結果が所定の範囲に収まればテストを終
了させ、所定の範囲に収まらなければFail信号出力端子
１０に出力するFail信号をオンにしてテストを終了す
る。したがって、この一連のテストのPass或いはFailの
情報はFail信号出力端子１０を監視することで知ること
ができる。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/66 9065−5Ｊ
Claims (1)
- 【請求項１】 アナログ信号をディジタルデータに変換
するＡ／Ｄコンバータと、 ディジタルデータをアナログ信号に変換するＤ／Ａコン
バータと、 前記Ａ／Ｄコンバータのアナログ信号入力端子と前記Ｄ
／Ａコンバータのアナログ信号出力端子との間に設けら
れた接続手段と、 テスト時に前記接続手段を導通させ、前記Ｄ／Ａコンバ
ータのディジタルデータ入力端子に基準ディジタルデー
タを与え、前記Ａ／Ｄコンバータのディジタルデータ出
力端子から出力されるディジタルデータに基づき前記Ａ
／Ｄ及びＤ／Ａコンバータの良否を判定する判定手段と
を備える半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037054A JPH05297061A (ja) | 1991-03-04 | 1991-03-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037054A JPH05297061A (ja) | 1991-03-04 | 1991-03-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297061A true JPH05297061A (ja) | 1993-11-12 |
Family
ID=12486860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037054A Pending JPH05297061A (ja) | 1991-03-04 | 1991-03-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297061A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08154054A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | ディジタル／アナログ変換器の試験方法 |
| JP2002214305A (ja) * | 2001-01-15 | 2002-07-31 | Kawasaki Microelectronics Kk | Ａｄコンバータ |
| US7154427B2 (en) | 2004-10-07 | 2006-12-26 | Sharp Kabushiki Kaisha | Electronic circuit apparatus |
| JP2008092195A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体集積回路、自動誤差計算プログラム及び自動誤差計算方法 |
| JP2009017359A (ja) * | 2007-07-06 | 2009-01-22 | Denso Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767327A (en) * | 1980-10-15 | 1982-04-23 | Nissin Electric Co Ltd | Error testing device |
| JPS63209224A (ja) * | 1987-02-25 | 1988-08-30 | Yokogawa Electric Corp | Ａ／ｄ変換器試験方法 |
| JPH028760A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 半導体集積回路装置 |
-
1991
- 1991-03-04 JP JP3037054A patent/JPH05297061A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08154054A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | ディジタル／アナログ変換器の試験方法 |
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| JP4666776B2 (ja) * | 2001-01-15 | 2011-04-06 | 川崎マイクロエレクトロニクス株式会社 | Ａｄコンバータ |
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